JPS6266670A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ペース・コレクタ接合容量が小さく、ペー
ス面積が小さく、しかもペース抵抗の低減された高速バ
イポーラトランジスタを製造できる半導体装置の製造方
法に関する。

（従来の技術） バイポーラトランジスタにおいて、高速化を実現するた
めには、寄生容量の低減および寄生抵抗の減少が必要で
ある。

このうち、寄生容量の低減には、素子の小型化および素
子間分離に厚い酸化膜の利用などが効果的である。

また、寄生抵抗においては、特にベース抵抗の低減が必
要であシ、このベース抵抗の低減はエミッタ・スリット
幅の縮小、エミッタ領域−ペース電極間距離の短縮など
によう実現できる。

従来の酸化膜分離バイポーラトランジスタの一般的な形
成方法とその構造は、たとえば、日経工Ｖクトロニクス
１９８１年９月２８日号（ｍ２７４）１２２−ｅ−ジな
どにおいて知られる。第２図はこのような公知のバイポ
ーラトランジスタの一構成例を示す断面図である。

この第２図に、おいて、Ｐ型半導体基板ｌ・上に、選択
的にＮ型不純物を拡散して、Ｎ＋＋込層２を形成する。

次に、チャンネルストツノぐ用のＰ＋型拡散層３を形成
し、その上にＮ型エピタキシャル層４を成長させ、その
表面に酸化膜と窒化膜を形成する。

その後、ホトエツチングによシ、酸化膜と輩化膜を部分
的に開孔して、酸化族と窒化膜をマスクとして、その開
孔部に分離用の比較的厚い酸化膜５を形成した後、窒化
膜を取シ除く。

その後、選択的にコレクタ領域にＮ＋型型数散層６形成
し、ま友、Ｎ型エピタキシャル層４上に選択的にペース
領域となるＰ型拡散層７を形成してから、このＰ型拡散
層７によるペース領域内に選択的にエミッタ領域となる
Ｎ＋型型数散層８形成する。

その後、ペース電極９、エミッタ電極ｌＯ、コレクタ電
極１１を形成することによシ、第２図のようなＮＰＮ型
バイポーラトランジスタが形成される。

（発明が解決しようとする問題点） 上記の従来例においては、分離用の酸化膜５を用いるこ
とによって、ペース・コレクタ接合容量が低減されるも
のの、Ｐ型拡散層７によるペース領域の面積は酸化膜１
２の７母ターン形成におけるフォトリソグラライ技術の
最小加工法および合わせ精度によシ決まシ、ＰＮ接合分
離と比べて、大幅な低減はむずかしいという問題点があ
った。

また、Ｎ＋型型数散層８よるエミッタ領域とペース電極
９の距離は、ペース・エミッタを電気的に分離する酸化
膜１２の幅（通常１〜３μｍ程度）だけ離れるため、外
部ペース抵抗が大きくなるという問題点があつ几。

すなわち、第３図に示すように、ペース面積の低減はＡ
とＢの寸法に支配されるが、Ａの寸法がより支配的であ
る。この第３図は第２図におけるペース電極９、エミッ
タ電極ｌＯの部分を取シ出して示したものでアシ、第３
図のａはフォトリングラフィ技術の最小加工寸法（１〜
２μｍ）、Ｗはペース・エミッタ′磁極ツクターンのマ
スクずれ余裕（１〜３μｍ）、Ａ　ｒｉｗ　＋　ａ　十
ｗ　＝　３〜８μ、Ｂはペース電極開口最小面積である
。

この発明は、前記従来技術がもっている問題点のうち、
ペース領域の面積はＰＮ接合分離と比べて大幅な低減が
困難な点と、外部ペース抵抗が大きくなるという点につ
いて解決した半導体装置の製造方法を提供するものであ
る。

（問題点を解決するための手段） この発明は、半導体装置の製造方法において、絶縁物に
よって囲まれたベース領域上に多結晶シリコン膜を形成
してその上に酸化膜、窒化膜、酸化膜の順に４層の膜を
形成し、エミッタ領域となる部分のみこの４層の膜を残
すようにエツチングした後、４層のうちの多結晶シリコ
ン膜の側壁に酸化膜と窒化膜の和の膜厚を形成する工程
を導入したものである。

（作用） この発明によれば、半導体装置の製造方法において、以
上のような工程を導入し九ので、エミッタ領域となる多
結晶シリコン膜上には窒化族があ゛るため、多結晶シリ
コン展側壁のみが酸化され、この多結晶シリコン課側壁
の酸化膜の膜厚と窒化族の膜厚の和でエミッタとベース
を電気的に分離する分離幅を制御するように作用し、し
九がって、前記問題点を除去できる。

（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｒｉ）はその−実廊例の工程説明図である。

この第１図（ａ）〜第１図（ｎ）において、第２図と同
一部分には同一符号を付して説明する。

まず、第１図（ａ）において、Ｐ型半導体基板ｌ上にＮ
＋埋込層２およびチャンネルストッパ用Ｐ＋拡散／ｉｎ
　３を形成し、その上にＮ型エピタキシャル層４および
分離用酸化膜５を形成してから、コレクタ領域となるＮ
＋拡散層６を形成して、底面に酸化膜７を形成し、第１
図（ＩＬ）に示すような構造になるまでの工程は従来と
全く同じである。ま九、このは化膜７はＮ十数散層６を
形成し友ときにできる膜である。

次に、第１図（ｂ）に示すように、公知のフォトリン技
術により、ベース鎖酸８の形成以外をレジストパターン
９で覆い、レジストパターン９をマスクにエピタキシャ
ル層４中にＰ型不純物をイオン注入して、ベース領域８
を形成する。

次に、第１図（ｃンに示すように、レジストパターン９
および酸化膜７を除去して、分離用酸化膜５およびペー
ス鎖酸８、コレクタ領域となるＮ＋拡散層６を含む全面
に、約１０００λ〜６０００＾程度の多結晶シリコン膜
１０を形成後、この多結晶シリコンｇｔｏを酸化し、約
２００λ〜ｔｏｏｏＡ程度の酸化膜１１を形成する。

その後、この酸化膜ｌｌ上に約５００λ〜３０００λ程
度の窒化膜１２を形成し、この窒化膜１２上に公知のＣ
ＶＤ法により、約５００λ〜２０００λ程度の酸化膜１
３全形成する。

仄に、公知のフォトリソ技術により、エミッタ填域およ
びコレクタ填域となる部分にレジストパターン１４を形
成する。

次に、第１図（ｄ）に示すように、このレジスト・臂タ
ーン１４をマスクとして、エミッタ領域およびコレクタ
領域となる部分以外のば化膜１３、窒化膜１２、酸化膜
１１．多結晶シリコン膜ｌＯをエツチングする。その後
、レジストパターン１４ｉ除去する。

次に、第１図（ｅ）に示すように、酸化膜１３、窒化膜
１２、酸化膜１１、多結晶シリコン膜ｌＯ１分離用酸化
換５、ペース領域８、Ｎ＋拡散層６を含む全面を酸化し
、約２００λ〜１０００λ程度の酸化膜１５を形成し、
その後、全面に約５００λ〜３０００人程度の窒化族１
６を形成する。

次に、第１図（ｆ）に示すように、反応性イオンエツチ
ングに工り、窒化膜１６をエツチングし、その後、窒化
ｗＸ１６をマスクとして、酸化膜１５をエツチングする
。

次に、第１図セ）に示すように、酸化膜１３、窒化膜１
６、酸化膜１５、多結晶シリコン族１０、分離用酸化膜
５、ベース領域８を含む全面に、約１０００λ〜６００
０λ程度の多結晶シリコン膜１７を形成する。

その後、この多結晶シリコン８１１７の全面に、レジス
ト１８を塗布し、多結晶シリコン膜１７で形成された段
差内にのみレジス）１８が残るように、エッチパックす
る。

次に、第１図（ｈ）に示すように、レジスト１８と多結
晶シリコン膜１７を含む全面をプラズマエツチングする
。仁の場合のエツチングは、酸化膜１３および窒化族１
６が露出する程度とする。

次に、第１図（ｉンに示すように、多結晶シリコン膜１
９を酸化し、約２００λ〜１０００＾程度の酸化膜２０
を形成する◎ その後、フォトリソ技術によシペース電極引出し口とな
る多結晶シリコン膜およびエミッタ領域、コレクタ領域
となる部分にレジストパターン２１を形成する＠ 次に、第１図（ｊ）に示すように、レジストパターン２
１をマスクとして、酸化Ｍ２０、多結晶シリコン膜１９
をエツチングする。その後、レジスト・母ターン２１を
除去する。

次に、第１図（６）に示すように、酸化膜１３および酸
化膜２０をエツチングする。その後、窒化膜１６および
酸化膜１５をマスクにして、選択的に、多結晶シリコン
膜１９に、Ｐ型不純物をイオン注入する。

その後、全面を酸化することによシ、酸化Ｍ２２を多結
晶シリコン膜１９上に形成し、外部ペース領域となるＰ
＋拡散層２３を形成する。

次に、第１図（Ｉりに示すように、窒化膜１６を酸化膜
１５が露出するまでエツチングし、その後、この酸化膜
１５を多結晶シリコン膜１０が露出するまでエツチング
する。

次に、第１図（ホ）に示すように、酸化膜２２をマスク
として、選択的に多結晶シリコン膜ｌＯにＮ型不純物を
イオン注入する。その後、アニールを行い、エミッタお
よびコレクタ領域とコンタクトをとるためのＮ＋拡散層
２４を形成する。

次に、第１図（〜に示すように、ペースｉ［極引出し口
となる多結晶シリコン膜１９上の酸化膜２２にペース電
極とコンタクトをとる友めのコンタクト穴２５を公知の
フォトリソ技術によシ開孔する。

その後、エミ、ツタを極２６、ペース電極２７、コレク
タ′成極２８を形成する。このエミッタ′１を極２６直
下の多結晶シリコンＩＯの１１ｔ１１！！ｉ部は、ば化
［１５と窒化膜１６の厚さの和で決定され、この和がペ
ース面積を小さくシ、コレクタ・ペース容１１ｃｂｃを
低減することになる。

（発明の効果） 以上詳細に説明したように、この発明によれば、エミッ
タとペースを電気的に分離する分離幅は、エミッタ領域
の多結晶シリコン膜側壁部の酸化膜の膜厚と窒化膜の膜
厚で制御できるようにしたの′で、この分離幅を０．２
μｍ〜０．５μｍと非常に短くでき、外部ペース抵抗が
低減できる。

ま之、エミッタ領域とペース電極間距離の短縮により、
ペース面積が縮小され、コレクタ・ペース接合容量が低
減できる。

さらに、ペース電極を活性領域から離れ比厚い酸化膜上
に形成するために、外部ベース領域、つまりペース面積
が縮小され、コレクタ・ペース接合容量が低減できる。

これにともない、高速バイポーラトランジスタを実現で
きる。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｎ）はこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図は従来の
酸化膜分離をしたバイポーラトランジスタの構成を示す
断面図、第３図は第２図のＰ型拡散層、Ｎ十数散層、エ
ミッタ電極の部分を取シ出してその寸法関係を説明する
ための断面図である。 ！・・・Ｐ型半導体基板、２・・・Ｎ＋埋込層、３・・
・チヤンネルストツ・ぐ用Ｐ＋拡散層、４・・・Ｎ型エ
ピタキシャル層、５・・・分離用酸化膜、６，２４・・
・Ｎ＋拡散層、７．１１，１５，２０．２２・・・酸化
膜、８・・・ペース領域、１０，１７．１９・・・多結
晶シリコン膜、１２　、１６　・・・窒化膜、１３−Ｃ
ＶＤＬＩＩ化膜、２３・・・Ｐ＋拡散層、２５・・・コ
ンタクト穴、２６・・・エミッタ電極、２７・・・ペー
ス″成極、２８・・・コレクタ電極。 特許出願人　沖電気工業株式会社 イ 代理人　弁理士　　菊　　池　　　　　　弘。 Φ　０　ψ　ｎ　− ！＝　？” ゛を来のバイホーラＬランシスク／）断面図＄　　２　
　図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１絶縁物によつて囲まれた第１導電型半導体領
   域上に第１多結晶シリコン膜を形成する工程と、 （ｂ）上記第１多結晶シリコン膜上に第１酸化膜、第１
   窒化膜、第２酸化膜を順次形成して４層構造を形成する
   工程と、 （ｃ）上記第１導電型半導体領域上の第１多結晶シリコ
   ン膜、第１酸化膜、第１窒化膜および第２酸化膜のそれ
   ぞれの少なくとも一部を残すようにこれらをエッチング
   する工程と、 （ｄ）上記第１窒化膜をマスクとして上記第１多結晶シ
   リコン膜側壁に第３酸化膜を形成しかつ第１導電型半導
   体領域上に第３酸化膜を形成してこの第３酸化膜、第２
   酸化膜および第１窒化膜を含む全面に第２窒化膜を形成
   する工程と、 （ｅ）上記第２窒化膜を第２酸化膜上面と第１導電型半
   導体領域上の第３酸化膜が露出しかつ第２酸化膜および
   第１窒化膜側壁および第１多結晶シリコン膜側壁の第３
   酸化膜上に第２窒化膜が残るようにエッチングするとと
   もに第１導電型半導体領域上の第３酸化膜をエッチング
   する工程と、（ｆ）上記第１導電型半導体領域、第２酸
   化膜および第２窒化膜を含む全面に第２多結晶シリコン
   膜を形成してこの第２多結晶シリコン膜を第２酸化膜お
   よび第２窒化膜が露出しかつ第１導電型半導体領域上の
   第２多結晶シリコン膜を残すようにエッチングする工程
   と、 （ｇ）第１および第２窒化膜および第１酸化膜をマスク
   として選択的に第１導電型半導体領域上の第２多結晶シ
   リコン膜中に第１導電型領域と同一導電型の不純物をド
   ープして第２多結晶シリコン膜から第１導電型半導体領
   域中に第２導電層を形成しかつ第２多結晶シリコン膜上
   に第４酸化膜を形成する工程と、 （ｈ）上記第１多結晶シリコン膜上の第１酸化膜と第１
   窒化膜を第１多結晶シリコン膜が露出するまでエッチン
   グしかつ第１多結晶シリコン膜側壁の第３酸化膜および
   第２窒化膜の一部を残すようにエッチングする工程と、 （ｉ）上記第４酸化膜をマスクとして選択的に第１多結
   晶シリコン膜中に第１導電型半導体領域と異なる導電型
   の不純物をドープしてこの第１多結晶シリコン膜から第
   １導電型半導体領域中に第３導電層を形成する工程と、 よりなる半導体装置の製造方法。