JPS6267647A

JPS6267647A - 主記憶制御装置

Info

Publication number: JPS6267647A
Application number: JP60207543A
Authority: JP
Inventors: Nobuhiko Kuribayashi; 栗林　暢彦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-09-19
Filing date: 1985-09-19
Publication date: 1987-03-27
Anticipated expiration: 2012-08-20
Also published as: JP2643116B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概　要コチャネルプロセッサ（以下ＣＨＰと略称する）の主記憶
装置へのアクセス制御方式であって、ＣＨＰプレボート
と、ｎ個のＣＨＰアクセスポートの間に、ｍ段のＣＨＰ
キューを設け、且つＣＨＰと主記憶制御部の間に高優先
度フラグを設定し、ＣＨＰアクセスポートへのセットを
高優先度フラグにより制御するようにしたもので、これ
により、ＣＨＰアクセスポートの数を増加することなく
高度の優先選択制御を可能としたものである。

［産業上の利用分野コ本発明は、ＣＨＰＯ主記憶装置へのアクセスの制御方式
に係わり、特に主記憶装置へのアクセス要求がアドレス
・パイプラインとして連続処理される高性能計算機にお
けるＣＨＰのメモリアクセスの制御に関するものである
。

［従来の技術］第３図は、２台の中央処理装置（以下、ＣＰＵと略称す
る）ＣＰＵＯ，ＣＰＵＩと、チャネルプロセッサ（以下
、ＣＨＰと略称する）が、主記憶制御部（以下、ＭＣＵ
）の制御により主記憶部（以下、ＭＳＵと略称する）に
アクセスするシステムのシステム構成例を示す。

各装置ＣＰＵ０．ＣＰＬＩＩ、ＭＣＵ、ＭＳＬＪは、シ
ステム・コンソール・インタフェース（ＳＣＩ）を通じ
てサービス・プロセッサ（ＳＶＰ）に接続されている。

第４図は、従来のＣＨＰのメモリアクセス制御方式を示
すブロック図である。

ＣＰＵ０およびＣＰＵＩはメモリにアクセスするためＣ
ＰＵボートを持っており、ＣＨＰはメモリにアクセスす
るため、複数個（例えばｎ個）のＣＨＰポートを持って
いる。

ＣＰＵ０およびＣＰＵＩのプレボートは、ＣＰＵメモリ
アクセス要求を、優先選択回路へ接続されるＣＰＵボー
トにインタフェースを合せるために設けられているボー
トであり、ＣＨＰのプレボート１はメモリアクセス要求
を、アドレス変換回路より変換するためのボートであり
、プレボート２はアドレス変換されたメモリアクセス要
求をＣＨＰボートに入力するためのボートである。

各ボートの出力は優先選択回路に入れられ、優先順位の
高いものから順に、１サイクルごとにアドレス・パイプ
ラインに入力される。アドレス・パイプラインのサイク
ルルジスタ（ＣＹＣ−１−Ｒ）からＭＳＵへアクセス要
求およびアドレスが送出される。アドレス・パイプライ
ンの各段からは各種の制御信号が出力される。

このＣＨＰボートの数ｎを多くすると、ＣＨＰの性能が
向上するが、優先処理部における各種の競合のチェック
が必要であるため、ハードウェア量が増大し、またそれ
に伴い、サイクルタイムを短く設計することが困難とな
る。

［発明が解決しようとする問題点コ上記の従来方式において、ＣＨＰポートの数ｎを多くす
ると、ＣＨＰの性能が向上するが、優先処理部における
各種の競合のチェックが必要であるため、ハードウェア
量が増大し、またそれに伴い、サイクルタイムを短く設
計することが困難となる。

本発明は、このような従来方式の問題点を解消した高性
能なＣＨＰメモリアクセス制御方式を提供しようとする
ものである。

ｃ問題点を解決するための手段］第１図は本発明のＣＨＰのメモリアクセス制御方式の原
理ブロック図を示す。

第１図において、１１，１□、−、ｉｎはｎ個のＣＨＰ
アクセスポートであり、２はｍ段のＣＨＰキューである
。

３はＣＨＰプレボートであり、ＣＨＰからのアクセス要
求信号およびアドレスが入力されている。

ＣＨＰプレポート３の出力は、直接各ＣＨＰアクセスポ
ート１１．１２．・−，１ｎへ接続されるものと、ｍ段
のＣＨＰキュー２を経由して各ＣＨＰアクセスポート１
　＋、　１２．−・−＋　　ｔｏへ接続されるものとに
分岐される。

各ＣＨＰアクセスポート１　＋、　１２．−、　　Ｉ　
ｎの出力は、優先選択回路４に入力され、優先度の高い
ものから順に、１サイクルごとにアドレス・パイプライ
ン５へ入力される。

ＣＨＰとＭＣＵとの間に高優先度フラグを設け、ＣＨＰ
プレポート３の出力は、原則として高優先度フラグ「オ
ン」のものは、直接各ＣＨＰアクセスポート１　＋、　
１２．・−・　、Ｉｎ変換セットされ、高優先度フラグ
「オフ」のものはＣＨＰキュー２に入力される。

図示してないが、アドレスポートに対応して、書込みデ
ータのために、アドレスポートと同様なｎ個のＣＨＰ書
込みデータレジスタと、ｍ段のＣＨＰ書込みデータ・キ
ューと、優先選択回路の選択と同期して選択するセレク
タとから成る回路が必要である。

［作用〕上記構成により、ＣＨＰアクセスポートの数を増加する
ことなく、高度の優先選択処理を行うことができる。

高優先度フラグの「オン」、「オフ」により、■ＣＨＰ
　７’レポートから直接ＣＨＰアクセスポートか、ＣＨ
Ｐキュー経由かの分岐の選択、■ＣＨＰアクセスポート
へのセット入力としてＣＨＰブレポートからか、ＣＨＰ
キューからかの選択、 ■ＣＰＵアクセスポートとＣＨＰアクセスポートとの間
の選択を制御することができる。

また、優先選択回路における優先順位選択を、ＣＨＰキ
ュー２内の有効キューの数によって、ＣＰＵアクセスポ
ートからの要求との間の優先度を変更するように構成す
ることによって、さらに高度の優先選択処理を行うこと
ができる。

［実施例コ以下第２図に示す実施例により、本発明をさらに具体的
に説明する。

第２図のブロック図は第３図のシステム構成に適用する
よう書いてあり、図において、ＣＰＵ０およびＣＰＵＩ
のためのＣＰＵアクセスポート（８ｏおよび８１）は、
第４図の従来例と全く同一である。

ＣＨＰブレボート１（７）、アドレス変換回路（６）、
およびＣＨＰブレポート２（３）も、第４図の従来例と
同様である。

ＣＨＰプレボート２（３）の出力は、ＣＨＰアクセスポ
ー）　（１１，１２，−、ｉｎ　）へ直接セントされる
経路と、ＣＨＰキュー（２）を経由してＣＨＰアクセス
ポート（１１，１２，−、１ｎ　）へ直接セットされる
経路とに分岐される。

ＣＰＵアクセスポート０（８ｏ）およびＣＰＵアクセス
ポート１（８＋）、ならびにＣＨＰアクセスポート１〜
ｎ　（１＋、　１２．−−、　　Ｉ　ｎ　）からのアク
セス要求は、優先処理回路（４）に入力され、優先順位
にしたがって順番に、１サイクルごとにアドレス・パイ
プライン（５）に入力される。

アドレス・パイプライン（５）のサイクルルジスタ（Ｃ
ＹＣ−１−Ｒ）からＭｓＵヘアクセス要求およびアドレ
スが送出される。アドレス・パイプライン（５）の各段
からは各種の制御信号が出力される。

アドレスポートに対応して、書込みデータのために、第
２図（ｂｌに示すように、アドレスポートと同様なｎ個
のＣＨＰ書込みデータレジスタ（１４＋。

１４ｚ、−・・、　１２ｎ　）と、ｍ段のＣＨＰ書込み
データ・キュー（１５）と、優先選択回路（４）の選択
と同期して選択するセレクタ（１１）と、書込みデータ
・レジスタ　（１日）から成る書込みデータポートが設
けられる。

ＭＳＵから読み出されたフェッチデータは、第２図（Ｃ
１に示すように、セレクタ　（１９）により、ＣＰＵ０
．ＣＰＵＩおよびＣＨＰ宛のレジスタ（２１ｏ、　２１
　＋、　２２）に分離され、それぞれへ出力される。

ＣＨＰおよびＭＣ０間に高優先度フラグを設定し、これ
の「オン」、「オフ」によって、例えば次に示すように
制御する。

（１）ＣＨＰプレボートにおける制御：■ＣＨＰＣＰＵ
クセスポートでないとき一−ＣＨＰプレボートから空き
のＣＨＰアクセスポートヘセットする。

■ＣＨＰアクセスポートが満杯で、且っＣＨＰキューが
満杯でないとき□− 高優先フラグ「オン」−→ＣＨＰプレボートでＣＨＰア
クセスポートが空くまで待つ。

高優先フラグ「オフ」−→ＣＨＰキューへ入力する。

■ＣＨＰＣＰＵクセスポート、且っＣＨＰキューが満杯
のとき□− ＣＨＰブレポートで、ＣＨＰアクセスポートが満杯で、
且つＣＨＰキューが満杯の条件がなくなるまで待つ。

（２）ＣＨＰブレポートとＣＨＰキューの優先順位制御
（ＣＨＰプレボートとＣＨＰキューにアクセスが存在す
る場合）： ■ＣＨＰＣＰＵクセスポート２以上□−同時に別々のボ
ートヘセットする。

■ＣＨＰＣＰＵクセスポート　１−− ＣＨＰブレポート高優先フラグ「オン」−→ＣＨＰＣＰ
Ｕ０ポートされる。

ＣＨＰブレポート高優先フラグ「オフ」−→ＣＨＰキュ
ーが選択される。

（３）優先選択回路における優先順位制御：ＣＰＵ０ポ
ート、ＣＰＵＩポート、ＣＨＰボート１〜ｎ間の優先順
位を、次のように制御する。

■ＣＨＰ−ＭＣＵインタフェースの高１［フラグが「オ
ン」のＣＨＰアクセスポートは最優先処理を行う。

■ＣＨＰキュー内のアクセスの個９ｘが、Ｘ≦ＰＳＴ（
ただし０≦ｐｓｒ≦ｍ）のとき−−ＣＰＵアクセスポー
トの方がＣＨＰアクセスポート１〜ｎより優先する。

■ＣＨＰキュー内のアクセスの個数Ｘが、Ｘ＞ｐ、　　
のとき−− ＣＨＰアクセスポート１〜ｎの方が、ｃｐＵアクセスポ
ートより優先するこのようにして、ｎ個のＣＨＰアクセスポートとｍ段の
ＣＨ’Ｐキューによる構成と、高優先度フラグの設定に
よって、ＣＨＰアクセスポートの数を増加させることな
く、高度の優先選択処理を行うことができる。

［発明の効果］以上説明のように本発明によれば、ＣＨＰのアクセスポ
ートの数を増加させずに、ＣＨＰのメモリアクセスの高
度の優先選択処理が可能となり、情報処理システムの処
理効率を向上させる効果はきわめて大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例のブロック図、第３図はシステ
ム構成図、第４図は従来例のブロック図である。図面において、１　＋、　１２．−、　　ｉ　ｎはＣＨＰアクセスポー
ト、２はＣＨＰキュー、３はＣＨＰプレボート（２）、４は優先選択回路、５はアドレス・パイプライン、６はアドレス変換回路、７はＣＨＰブレボー１−１．８
ｏ、８＋はＣＰＵアクセスポート、９ｏ、９＋　はインタフェース回路、１０ｏ、１０＋はＣＰＵブレポート、１１、１９はセレクタ回路、１２ｏ、１２＋はＣＰＵストアデータ・アクセスポート
、１３ｏ、１３＋はＣＰＵストアデータ・プレポート、
１４１．１４ｚ、−，１４ｎはＣＨＰストアデータ・ア
クセスポー１・、１５はＣＨＰストアデータ・キュー、１６はＣＨＰプレポート２．１７はＣＨＰプレボート１．１８はストアデータ・レジスタ、２０、２ｉｏ、２１＋、　２２はレジスタ、ネｊト叩の
原理ブ°■・ンフ昭茅　１　閣ＰＬＩ

Claims

【特許請求の範囲】

（１）主記憶部へのアクセスを制御する主記憶制御部に
おける、チャネルプロセッサからのメモリアクセス制御
方式であって、ｎ個のチャネルプロセッサ・アクセスポートと、ｍ段の
チャネルプロセッサ・キューと、チャネルプロセッサ・
プレポートを備え、該チャネルプロセッサ・プレポートの出力が、直接前記
ｎ個のチャネルプロセッサ・アクセスポートへ接続され
る経路と、前記ｍ段のチャネルプロセッサ・キューを経
由して前記ｎ個のチャネルプロセッサ・アクセスポート
に接続される経路とに分岐するよう構成したことを特徴
とするチャネルプロセッサのメモリアクセス制御方式。
（２）上記チャネルプロセッサと主記憶制御部の間に高
優先度フラグを備え、上記チャネルプロセッサ・プレポート若しくは上記チャ
ネルプロセッサ・キューから上記チャネルプロセッサ・
アクセスポートへセットする際の優先度を、該高優先度
フラグにより制御するよう構成したことを特徴とする特
許請求の範囲第１項記載のチャネルプロセッサのメモリ
アクセス制御方式。
（３）上記チャネルプロセッサ・ポートと、該チャネル
プロセッサ・ポート以外のアクセス・ポートとの優先度
を、上記チャネルプロセッサ・キューの個数により変更
するよう構成したことを特徴とする特許請求の範囲第１
項記載のチャネルプロセッサのメモリアクセス制御方式
。