JPS6269558A - 電荷結合デバイス - Google Patents
電荷結合デバイスInfo
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- JPS6269558A JPS6269558A JP20968185A JP20968185A JPS6269558A JP S6269558 A JPS6269558 A JP S6269558A JP 20968185 A JP20968185 A JP 20968185A JP 20968185 A JP20968185 A JP 20968185A JP S6269558 A JPS6269558 A JP S6269558A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷結合デバイスに関し、更に詳述すれば出力
部のリセット電位の低電圧化を可能として集積度を高め
得る電荷結合デバイスを提案するものである。
部のリセット電位の低電圧化を可能として集積度を高め
得る電荷結合デバイスを提案するものである。
従来の電荷結合デバイス（以下ＣＯＤという）をＰ０八
（、Ｆ−Ｉｏａｔｉｎｇ Ｄ−ｉｆｆｕｓｉｏｎ 人
−ｐｈｉ目ｅｒ−浮遊拡散増幅器）を出力部に備えたも
のを例にとっ′（説明する。第４図はその断面構造及び
チャネル電イ☆を示し、第５図はゲー］・電圧とチャネ
ル電イ☆との関係を示すグラフである。以下このＣＣＤ
の電荷転送動作を第４図及び第５図によっ°ζ説明する
。ごのＣＣＤはｐ型基板Ａ−１Ｈに、複数の転送ゲート
電極Φ１，４’２が交互に！１１！設されており、転送
ゲート電極Φ１は上層ゲー１−電極Φ１＾と賎ゲート電
極に接続された下層ゲート電極Φ１８とからなり、転送
ゲート電極φ２は−１一層ゲート電極Φ２＾と該ゲート
電極に接続されたＦ層ゲート電極Φ２Ｂとからなってい
る。また−１一層ゲート電極Φｊ＾、Φ２＾の下及び下
層ゲート電極Φ１Ｂ、Φ２Ｂの下には、夫々のゲート電
極に対応してｎ−拡散ＦｉｌＲ及びｎ拡＠屓Ｃが形成さ
れている。そし°（前記転送ゲート電極（■）１及ヒΦ
２は、ΦＨ＋ ＋ ”’ ８２の２相のクロックパルス
により駆動されて、電荷は転送ゲート電極Φ１゜Φ２下
のチャネルに沿って順次転送される。このクロックパル
スにより、転送され′ζきた電荷は、最終段の転送ゲー
ト電極Φ直に印加されるクロソクパルスがオフ（Ｔ、レ
ベル）であるときに第４図に矢符で示すように出力ゲー
ト電極ＯＧ下のｎ−拡散領域のチャネル電位を越え′ζ
、出力ゲート電極ＯＧ下のチャネルよりも下流側のｎ４
拡散領域（漂遊拡散領に３ｉ）Ｄへ転送されここに蓄積
されて、この電荷の蓄積にともなう電位変化を出力とし
て採り出す。その後、電荷はリセットゲート＠ｗＡｒｔ
ａをオンとしてリセットドレイン電極ＶＲＤに排出する
。
（、Ｆ−Ｉｏａｔｉｎｇ Ｄ−ｉｆｆｕｓｉｏｎ 人
−ｐｈｉ目ｅｒ−浮遊拡散増幅器）を出力部に備えたも
のを例にとっ′（説明する。第４図はその断面構造及び
チャネル電イ☆を示し、第５図はゲー］・電圧とチャネ
ル電イ☆との関係を示すグラフである。以下このＣＣＤ
の電荷転送動作を第４図及び第５図によっ°ζ説明する
。ごのＣＣＤはｐ型基板Ａ−１Ｈに、複数の転送ゲート
電極Φ１，４’２が交互に！１１！設されており、転送
ゲート電極Φ１は上層ゲー１−電極Φ１＾と賎ゲート電
極に接続された下層ゲート電極Φ１８とからなり、転送
ゲート電極φ２は−１一層ゲート電極Φ２＾と該ゲート
電極に接続されたＦ層ゲート電極Φ２Ｂとからなってい
る。また−１一層ゲート電極Φｊ＾、Φ２＾の下及び下
層ゲート電極Φ１Ｂ、Φ２Ｂの下には、夫々のゲート電
極に対応してｎ−拡散ＦｉｌＲ及びｎ拡＠屓Ｃが形成さ
れている。そし°（前記転送ゲート電極（■）１及ヒΦ
２は、ΦＨ＋ ＋ ”’ ８２の２相のクロックパルス
により駆動されて、電荷は転送ゲート電極Φ１゜Φ２下
のチャネルに沿って順次転送される。このクロックパル
スにより、転送され′ζきた電荷は、最終段の転送ゲー
ト電極Φ直に印加されるクロソクパルスがオフ（Ｔ、レ
ベル）であるときに第４図に矢符で示すように出力ゲー
ト電極ＯＧ下のｎ−拡散領域のチャネル電位を越え′ζ
、出力ゲート電極ＯＧ下のチャネルよりも下流側のｎ４
拡散領域（漂遊拡散領に３ｉ）Ｄへ転送されここに蓄積
されて、この電荷の蓄積にともなう電位変化を出力とし
て採り出す。その後、電荷はリセットゲート＠ｗＡｒｔ
ａをオンとしてリセットドレイン電極ＶＲＤに排出する
。
ところで、従来のＣＯＤは第４図に示す如く各転送ゲー
ト電極Φ１．Φ２下のチャネル電位が全ての転送ゲーＩ
・電極について同電位である。
ト電極Φ１．Φ２下のチャネル電位が全ての転送ゲーＩ
・電極について同電位である。
８５図は上層ゲート電極下極層ゲート電極の夫々に対す
るゲート電圧とチャネル電位との関係を示している。第
５図のＩで示すように、転送ゲート電極Φ３．Φ２のゲ
ート電圧又はこれに加わるクロックパルスは０■がＬレ
ベルであり、１０ＶがＨレベルであってこの電圧範囲を
変化する。従って下層ゲート電極下のチャネル電位は１
２〜２０Ｖの間を変化することになり、それ故、ゲート
電圧がオフのときにはチャネル電位は＋２Ｖになる。
るゲート電圧とチャネル電位との関係を示している。第
５図のＩで示すように、転送ゲート電極Φ３．Φ２のゲ
ート電圧又はこれに加わるクロックパルスは０■がＬレ
ベルであり、１０ＶがＨレベルであってこの電圧範囲を
変化する。従って下層ゲート電極下のチャネル電位は１
２〜２０Ｖの間を変化することになり、それ故、ゲート
電圧がオフのときにはチャネル電位は＋２Ｖになる。
このため、出力デー１−電極ＯＧ下のチャネル電位は、
電荷の転送１−から転送ゲート電極Φｌ＋”２下のチャ
ネル電（＋７＋２Ｖ以１−（第４図では＋４Ｖとしてい
る）を必要とする。それ故、ｎ１拡散領域りに蓄積され
た電荷をリセットするためにはりセラ１−ゲー］・電極
ＲＧ下のチャ矛ル電位を出力ゲート電極ＯＧのチャネル
電イ１γ１４Ｖよりも、更に高い＋６Ｖ程度（第４図参
照）にする必要があり、このためにリセットドレイン電
極ＶＩｔ［Ｉの電圧を＋６Ｖとする必要がある。したが
ってＣＣＤ周辺回路の電圧の高電圧化により、半導体装
置の小型化に制約がある。
電荷の転送１−から転送ゲート電極Φｌ＋”２下のチャ
ネル電（＋７＋２Ｖ以１−（第４図では＋４Ｖとしてい
る）を必要とする。それ故、ｎ１拡散領域りに蓄積され
た電荷をリセットするためにはりセラ１−ゲー］・電極
ＲＧ下のチャ矛ル電位を出力ゲート電極ＯＧのチャネル
電イ１γ１４Ｖよりも、更に高い＋６Ｖ程度（第４図参
照）にする必要があり、このためにリセットドレイン電
極ＶＩｔ［Ｉの電圧を＋６Ｖとする必要がある。したが
ってＣＣＤ周辺回路の電圧の高電圧化により、半導体装
置の小型化に制約がある。
本発明は前述した問題を解決すべく、出力ゲーＩ・電極
石Ｍｉ＋の複数の転送デー１−電極に、これより転送方
向上流１ｌＩｌｌの転送ゲー！、電極に与えるクロック
パルス電圧より低いクロックパルス電圧を与えることに
より、リセットドレイン電極の低電位化を図って隼積度
を高めたＣＣ口を提イハするごとを目的とする。
石Ｍｉ＋の複数の転送デー１−電極に、これより転送方
向上流１ｌＩｌｌの転送ゲー！、電極に与えるクロック
パルス電圧より低いクロックパルス電圧を与えることに
より、リセットドレイン電極の低電位化を図って隼積度
を高めたＣＣ口を提イハするごとを目的とする。
本発明に係るＣＯＤは、転送ゲート電極に与えるクロッ
クパルスによりチャネルに沿って電荷を出力ゲート側へ
順次転送させる電荷結合デバイスにおいて、少なくとも
出力ゲート電極直前の複数の転送ゲート電極に、これよ
りも転送方向」−流側の転送ゲート電極に与えるクロッ
クパルスより低電圧のクロックパルスを与える構成とし
たことを特徴する。
クパルスによりチャネルに沿って電荷を出力ゲート側へ
順次転送させる電荷結合デバイスにおいて、少なくとも
出力ゲート電極直前の複数の転送ゲート電極に、これよ
りも転送方向」−流側の転送ゲート電極に与えるクロッ
クパルスより低電圧のクロックパルスを与える構成とし
たことを特徴する。
以下に本発明をその実施例を示す図面に基づいて詳述す
る。第１図は本発明のＣＣＤの断面構造図及び各ゲート
電極下のチャネル電位を示すグラフであり、第２図は出
力ゲート電極直前の２つの転送ゲート電極を駆動するた
めのクロックパルスを発生させるパルス発生回路の回路
図である。第１図において、Φ１．Φ２はｐ型基板１上
に複数個を交互に並設した転送ゲート電極である。転送
ゲート電極Φ、はＪ一層ゲート電極Φ１＾と該ゲート電
極に接続された下層ゲート電極Φ段とからなっており、
転送ゲート電極Φ２は上層ゲート電極Φ２＾と該デー１
−電極に接続された下層ゲート電極下極Ｂとからなって
いる。そして、出力ゲート電極ＯＧ直前には転送ゲート
電極Φ３及び（Ｉ）、が配設され゛（いる。転送デーｌ
−電極Φ３は十屓ゲー１−電極Φ３＾と該ゲート電極に
接続された下層ゲート電極下極３Ｂとからなり、転送ゲ
ート電極Φ、は−１−屓ゲート電極Φ、＾と該ゲート電
極に接続された下層ゲート電極Φ、Ｂとからなっている
。転送ゲート電極Φ３゜Φ４は転送ゲート電極Φｉ、Φ
２と同構造を有している。
る。第１図は本発明のＣＣＤの断面構造図及び各ゲート
電極下のチャネル電位を示すグラフであり、第２図は出
力ゲート電極直前の２つの転送ゲート電極を駆動するた
めのクロックパルスを発生させるパルス発生回路の回路
図である。第１図において、Φ１．Φ２はｐ型基板１上
に複数個を交互に並設した転送ゲート電極である。転送
ゲート電極Φ、はＪ一層ゲート電極Φ１＾と該ゲート電
極に接続された下層ゲート電極Φ段とからなっており、
転送ゲート電極Φ２は上層ゲート電極Φ２＾と該デー１
−電極に接続された下層ゲート電極下極Ｂとからなって
いる。そして、出力ゲート電極ＯＧ直前には転送ゲート
電極Φ３及び（Ｉ）、が配設され゛（いる。転送デーｌ
−電極Φ３は十屓ゲー１−電極Φ３＾と該ゲート電極に
接続された下層ゲート電極下極３Ｂとからなり、転送ゲ
ート電極Φ、は−１−屓ゲート電極Φ、＾と該ゲート電
極に接続された下層ゲート電極Φ、Ｂとからなっている
。転送ゲート電極Φ３゜Φ４は転送ゲート電極Φｉ、Φ
２と同構造を有している。
転送ゲート電極下極、Φ２は共通の転送ゲート電極同士
を接続して２相クロツクパルスΦＨ１＋ Φ、２を印加
ずべきクロック端子Ｔ、、Ｔ ２に夫々接続している。
を接続して２相クロツクパルスΦＨ１＋ Φ、２を印加
ずべきクロック端子Ｔ、、Ｔ ２に夫々接続している。
また転送ゲート電極ψ３．Φ４ば２相クロツクパルス”
８３ ＋ ΦＨ４を印加ずべきクロック端子Ｔ３．’
ｒ４に夫々接続している。出力ゲート電極ＯＧより下流
側にはりセットゲート電極ＲＧ及びリセットドレイン電
極ＶＲＯが並設されている。各ゲート電極Φ、〜Φ、の
下層ゲート電極下にばｎ拡散層が、また」二層ゲート電
極下にはｎ’−拡散層が夫々形成されζいる。
８３ ＋ ΦＨ４を印加ずべきクロック端子Ｔ３．’
ｒ４に夫々接続している。出力ゲート電極ＯＧより下流
側にはりセットゲート電極ＲＧ及びリセットドレイン電
極ＶＲＯが並設されている。各ゲート電極Φ、〜Φ、の
下層ゲート電極下にばｎ拡散層が、また」二層ゲート電
極下にはｎ’−拡散層が夫々形成されζいる。
第２図は転送ゲート電極Φ３．Φ、に、転送ゲート電極
Φ１．Φ２に与えるクロックパルスより低電圧のクロッ
クパルスを与えるパルス発生回路であり、同図におい”
］Ｃ，、ＩＣ２はいずれも直流電源Ｖによって駆動され
るインバータ回路であり、インバータ回路ＩＣ，の入力
端はパルス入力端子Ｔ。
Φ１．Φ２に与えるクロックパルスより低電圧のクロッ
クパルスを与えるパルス発生回路であり、同図におい”
］Ｃ，、ＩＣ２はいずれも直流電源Ｖによって駆動され
るインバータ回路であり、インバータ回路ＩＣ，の入力
端はパルス入力端子Ｔ。
に、インバータ回路ｌＣ２の入力端はパルス入力端子Ｔ
６に夫々接続され”ζいる。
６に夫々接続され”ζいる。
インバータ回路ＩＣ，（又はＩＣ２）の０１力端はコン
デンサＣ＋（又はＣ２）を介してクロック端子Ｔ３（又
はＴ４）と接続されるパルス出力端子Ｔ７（又はＴｏ）
に接続するとともに、ダイオードＤ１（又はＤ２）と抵
抗Ｒ５（又はＲ６）との並列回路を介して、インバータ
回路ＩＣ，（又はＩＣ２）の直流電源Ｖと並列接続され
た抵抗Ｒ＋ 、Ｒ２（又はＲ３、Ｒ４）の直列回路の中
間ノードに接続されている。
デンサＣ＋（又はＣ２）を介してクロック端子Ｔ３（又
はＴ４）と接続されるパルス出力端子Ｔ７（又はＴｏ）
に接続するとともに、ダイオードＤ１（又はＤ２）と抵
抗Ｒ５（又はＲ６）との並列回路を介して、インバータ
回路ＩＣ，（又はＩＣ２）の直流電源Ｖと並列接続され
た抵抗Ｒ＋ 、Ｒ２（又はＲ３、Ｒ４）の直列回路の中
間ノードに接続されている。
なお、例えばこの回路における抵抗Ｒ３は４５にΩ。
Ｒ２は３９にΩ＋Ｒ３は６０にΩ、Ｒ１は２０にΩ、Ｒ
５及びＲ６はＩＭΩ、二１ンデンサＣ１及びＣ２は夫々
０．１μＦである。このパルス発生回路はパルス入力端
子Ｔ５にクロックパルスΦ用と同位相であってＰｅａｋ
ｔｏ ｐｅａｋ電圧が５ｖのパルス電圧を与えること
により、そのパルス電圧と同位相であっ一ζ、Ｐｅａｋ
ｔｏ ｐｅａｋ電圧がＩＯＶであり６Ｖ〜−４Ｖの間
で変化する第３図（イ）に示す如きクロックパルスΦ、
３がパルス出力端子Ｔ７に出力されるようになっている
。なお、クロックパルスΦ）１３のＩｆ、 Ｔ−。
５及びＲ６はＩＭΩ、二１ンデンサＣ１及びＣ２は夫々
０．１μＦである。このパルス発生回路はパルス入力端
子Ｔ５にクロックパルスΦ用と同位相であってＰｅａｋ
ｔｏ ｐｅａｋ電圧が５ｖのパルス電圧を与えること
により、そのパルス電圧と同位相であっ一ζ、Ｐｅａｋ
ｔｏ ｐｅａｋ電圧がＩＯＶであり６Ｖ〜−４Ｖの間
で変化する第３図（イ）に示す如きクロックパルスΦ、
３がパルス出力端子Ｔ７に出力されるようになっている
。なお、クロックパルスΦ）１３のＩｆ、 Ｔ−。
レベルは前記抵抗Ｒ３及びＲ２の抵抗値にて定まる。
またパルス入力端子Ｔ６にクロックパルスΦＨ２と同位
相であってＰｅａｋ ｔｏ ｐｅａｋ電圧が５ｖのパル
ス電圧を与えることにより、そのパルス電圧と同位相で
あり、Ｐｅａｋ ｔｏ ｐｅａｋｉｌｉ圧がＩＯＶであ
っζ８Ｖ〜−２■の間で変化する第３図（ロ）に示す如
きクロックパルス電圧Φ□、がパルス出力端子ＴＢに出
力されるようになっ°ζいる。このクロックパルスΦＨ
４のＨ，Ｉ、レベルも前記抵抗Ｒ３及びＲ１によって定
まる。
相であってＰｅａｋ ｔｏ ｐｅａｋ電圧が５ｖのパル
ス電圧を与えることにより、そのパルス電圧と同位相で
あり、Ｐｅａｋ ｔｏ ｐｅａｋｉｌｉ圧がＩＯＶであ
っζ８Ｖ〜−２■の間で変化する第３図（ロ）に示す如
きクロックパルス電圧Φ□、がパルス出力端子ＴＢに出
力されるようになっ°ζいる。このクロックパルスΦＨ
４のＨ，Ｉ、レベルも前記抵抗Ｒ３及びＲ１によって定
まる。
以−１−を整理すると転送ゲート電極Φ１．Φ３には同
位相のクロックパルスΦＨ１（第３図（ハ）〕。
位相のクロックパルスΦＨ１（第３図（ハ）〕。
ΦＨ３が、また転送ゲート電極Φ２．Φ、にはクロック
パルスΦ、１．Φ、３と逆位相のクロックパルスΦ８２
（第３図（ニ））、ΦＨ４が与えられることになり、
従って電荷の転送は従来のものと同様のタイミングで行
われていく。この間クロックパルスφＨ１＋ ΦＨ２が
加えられる転送ゲート電極下のチャネル電位の変化は従
来同様である。
パルスΦ、１．Φ、３と逆位相のクロックパルスΦ８２
（第３図（ニ））、ΦＨ４が与えられることになり、
従って電荷の転送は従来のものと同様のタイミングで行
われていく。この間クロックパルスφＨ１＋ ΦＨ２が
加えられる転送ゲート電極下のチャネル電位の変化は従
来同様である。
ところがクロックパルスΦＨ１は一２Ｖ〜８■の間、つ
まり第５図の■の範囲を、またクロックパルスΦＨ３は
一４ｖ〜６■の間、つまり第５図■の範囲を変化するか
ら、これらのクロックパルスΦＨ４＋ΦＨ３が与えられ
る下層ゲート電極Φ４８＋ Φ３Ｂ夫々の直下のチャネ
ル電位は、第５図から明らかな如く夫々的１０．５Ｖ
〜１８Ｖ、 ９ Ｖ 〜１６．５Ｖの間で変化するこ
とになる。そうすると出力ゲート電極ＯＧのチャネル電
位は９ｖより高いＩＯＶで足りるから、リセットゲート
電極ＲＧにリセットパルスが加えられた時のその直下の
チャネル電位、従ってまたす七ソＩ□ドレイン電極ＶＲ
Ｄのチャネル電位、即ちこの電極ＶＲ［ｌの電位はそれ
より高い＋２Ｖで足りることになり、従来品に比して４
ｖの電圧低減が可能となる。
まり第５図の■の範囲を、またクロックパルスΦＨ３は
一４ｖ〜６■の間、つまり第５図■の範囲を変化するか
ら、これらのクロックパルスΦＨ４＋ΦＨ３が与えられ
る下層ゲート電極Φ４８＋ Φ３Ｂ夫々の直下のチャネ
ル電位は、第５図から明らかな如く夫々的１０．５Ｖ
〜１８Ｖ、 ９ Ｖ 〜１６．５Ｖの間で変化するこ
とになる。そうすると出力ゲート電極ＯＧのチャネル電
位は９ｖより高いＩＯＶで足りるから、リセットゲート
電極ＲＧにリセットパルスが加えられた時のその直下の
チャネル電位、従ってまたす七ソＩ□ドレイン電極ＶＲ
Ｄのチャネル電位、即ちこの電極ＶＲ［ｌの電位はそれ
より高い＋２Ｖで足りることになり、従来品に比して４
ｖの電圧低減が可能となる。
なお、上記実施例では２相駆動力式のｃｃｎについて説
明したが、本方式に限定されず、例えば３相駆動刃式の
ｃｃｎにおいても、本実施例と同様に出力ゲート電極の
直前に低圧のクロックパルスで駆動される転送ゲート電
極を設けることににり同し効果が得られるのは勿論であ
る。
明したが、本方式に限定されず、例えば３相駆動刃式の
ｃｃｎにおいても、本実施例と同様に出力ゲート電極の
直前に低圧のクロックパルスで駆動される転送ゲート電
極を設けることににり同し効果が得られるのは勿論であ
る。
（効果〕
以上詳述したように本発明の電荷結合デバイスは、出力
ゲート電極直前の転送ゲート電極に、これよりも転送方
向上流側にある転送ゲート電極に与えるクロックパルス
より低電圧のクロックパルスを与えるごとにより、リセ
ットドレイン電極ｖｐｏの電圧を低下させ得て、周辺回
路の回路電圧の低電圧化が図れ集積回餡の簗積度向上に
大きく寄与することができる。
ゲート電極直前の転送ゲート電極に、これよりも転送方
向上流側にある転送ゲート電極に与えるクロックパルス
より低電圧のクロックパルスを与えるごとにより、リセ
ットドレイン電極ｖｐｏの電圧を低下させ得て、周辺回
路の回路電圧の低電圧化が図れ集積回餡の簗積度向上に
大きく寄与することができる。
第１図及び第２図は本発明に係る電荷結合デバイスを示
し、第１図は電荷結合デバイスの断面構造図及び各ゲー
ト電極のチャネル電位図、第２図は出力ゲー］・電極直
曲の転送ゲート電極を駆動するクロックパルスを得るた
めのパルス発生回路の回路図である。第３図は転送ゲー
ト電極を駆動するクロックパルスの波形図、第４図は従
来の電荷結合デバイスの断面図及びチャネル電位図、第
５図はゲート電圧に対するチャネル電位の関係を示す特
性図である。 Φ１〜Φ４・・・転送ゲート電極 ＯＧ・・・出力ゲー
ト電極 ＲＧ・・・リセットゲート電極 ＶＲＤ・・・
リセットドレイン電極 ΦＨ１〜４）Ｈ２・・・クロ
ックパルスＩＣ，、Ｔｅ３・・・インバータ回路 Ｔ、
−Ｔ、・・・クロック端子
し、第１図は電荷結合デバイスの断面構造図及び各ゲー
ト電極のチャネル電位図、第２図は出力ゲー］・電極直
曲の転送ゲート電極を駆動するクロックパルスを得るた
めのパルス発生回路の回路図である。第３図は転送ゲー
ト電極を駆動するクロックパルスの波形図、第４図は従
来の電荷結合デバイスの断面図及びチャネル電位図、第
５図はゲート電圧に対するチャネル電位の関係を示す特
性図である。 Φ１〜Φ４・・・転送ゲート電極 ＯＧ・・・出力ゲー
ト電極 ＲＧ・・・リセットゲート電極 ＶＲＤ・・・
リセットドレイン電極 ΦＨ１〜４）Ｈ２・・・クロ
ックパルスＩＣ，、Ｔｅ３・・・インバータ回路 Ｔ、
−Ｔ、・・・クロック端子
Claims (1)
- １、転送ゲート電極に与えるクロックパルスによりチャ
ネルに沿って電荷を出力ゲート側へ順次転送させる電荷
結合デバイスにおいて、少なくとも出力ゲート電極直前
の複数の転送ゲート電極に、これよりも転送方向上流側
の転送ゲート電極に与えるクロックパルスより低電圧の
クロックパルスを与える構成としたことを特徴する電荷
結合デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209681A JPH0738440B2 (ja) | 1985-09-20 | 1985-09-20 | 電荷結合デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209681A JPH0738440B2 (ja) | 1985-09-20 | 1985-09-20 | 電荷結合デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269558A true JPS6269558A (ja) | 1987-03-30 |
| JPH0738440B2 JPH0738440B2 (ja) | 1995-04-26 |
Family
ID=16576855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209681A Expired - Lifetime JPH0738440B2 (ja) | 1985-09-20 | 1985-09-20 | 電荷結合デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738440B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370570A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 電荷転送装置 |
| JPH02264439A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 電荷結合素子 |
| US5011202A (en) * | 1988-03-24 | 1991-04-30 | Ohi Seisakusho Co., Ltd. | Handle assembly for use with door locking device |
| JPH03123037A (ja) * | 1989-07-07 | 1991-05-24 | Toshiba Corp | 電荷転送装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128665A (ja) * | 1983-12-16 | 1985-07-09 | Oki Electric Ind Co Ltd | 電荷移送装置 |
-
1985
- 1985-09-20 JP JP60209681A patent/JPH0738440B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128665A (ja) * | 1983-12-16 | 1985-07-09 | Oki Electric Ind Co Ltd | 電荷移送装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370570A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 電荷転送装置 |
| US5011202A (en) * | 1988-03-24 | 1991-04-30 | Ohi Seisakusho Co., Ltd. | Handle assembly for use with door locking device |
| JPH02264439A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 電荷結合素子 |
| JPH03123037A (ja) * | 1989-07-07 | 1991-05-24 | Toshiba Corp | 電荷転送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738440B2 (ja) | 1995-04-26 |
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