JPS6270056A - ドツト式シリアルプリンタの高速印字装置 - Google Patents
ドツト式シリアルプリンタの高速印字装置Info
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- JPS6270056A JPS6270056A JP60210642A JP21064285A JPS6270056A JP S6270056 A JPS6270056 A JP S6270056A JP 60210642 A JP60210642 A JP 60210642A JP 21064285 A JP21064285 A JP 21064285A JP S6270056 A JPS6270056 A JP S6270056A
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- Japan
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- cpu
- memory
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 45
- 230000005284 excitation Effects 0.000 claims description 4
- 239000013256 coordination polymer Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Dot-Matrix Printers And Others (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はドツト式シリアルプリンタに関し、特に印字デ
ータ処理装置に関する。
ータ処理装置に関する。
従来、ドツト式シリアルプリンタは１つのＣＰＵで上位
装置から印字データを受信し、そのデータをトンドパタ
ーンに展開し、そのドラトノやターンに基づき各機構部
を動作させて印字を行っていた。
装置から印字データを受信し、そのデータをトンドパタ
ーンに展開し、そのドラトノやターンに基づき各機構部
を動作させて印字を行っていた。
上述した従来のドツト式シリアルプリンタは１つのＣＰ
Ｕで上位装置からの印字データを受信し、そのデータを
ドットノ’？ターンに展開し、そのドツトパターンに基
づき機構部を制御し印字を行っていたため、−行の印字
を終了するまで次の行の印字データがドラトノやターン
に展開できず、この印字データを処理している間は印字
動作が一時停止するため、全体的な印字速度が低下する
という欠点がある。
Ｕで上位装置からの印字データを受信し、そのデータを
ドットノ’？ターンに展開し、そのドツトパターンに基
づき機構部を制御し印字を行っていたため、−行の印字
を終了するまで次の行の印字データがドラトノやターン
に展開できず、この印字データを処理している間は印字
動作が一時停止するため、全体的な印字速度が低下する
という欠点がある。
本発明は前記問題点を解消し、印字速度を高速化する印
字装置を提供するものである。
字装置を提供するものである。
本発明のドツト式シリアルプリンタの高速印字装置は上
位装置からの印字データを受信し、そのデータをドツト
パターンに展開し、メモリに書き込む第１のＣＰＵと、
そのメモリからドラトノやターンを読み出し、その読み
出し結果により印字ヘッドの横送り、用紙送り、印字ヘ
ッドの励磁機構部などを制御する第２のＣＰＵと、前記
２つのＣＰＵが共有してドツトパターンを書き込み又は
読み出すことが可能な２つのメモリとを有することを特
徴とするものである。
位装置からの印字データを受信し、そのデータをドツト
パターンに展開し、メモリに書き込む第１のＣＰＵと、
そのメモリからドラトノやターンを読み出し、その読み
出し結果により印字ヘッドの横送り、用紙送り、印字ヘ
ッドの励磁機構部などを制御する第２のＣＰＵと、前記
２つのＣＰＵが共有してドツトパターンを書き込み又は
読み出すことが可能な２つのメモリとを有することを特
徴とするものである。
次に１本発明の一実施例について図面を参照して説明す
る。第１図は本発明の一実施例の回路構成を示すブロッ
ク図である。本発明装置は上位装置１３から印字データ
を受信しそのデータをドツトパターンに展開しリードラ
イトメモリ５．又は６、Ｋ書き込む第１のＣＰＵＩと、
リードライトメモリ５゜又は６からドツト−やターンを
読み出し、そのデータに基づき印字ヘッドの横送り、用
紙送り、印字ヘッドの励磁機構部１４〜１６を制御する
第２のＣＰＵＩＩより成る。
る。第１図は本発明の一実施例の回路構成を示すブロッ
ク図である。本発明装置は上位装置１３から印字データ
を受信しそのデータをドツトパターンに展開しリードラ
イトメモリ５．又は６、Ｋ書き込む第１のＣＰＵＩと、
リードライトメモリ５゜又は６からドツト−やターンを
読み出し、そのデータに基づき印字ヘッドの横送り、用
紙送り、印字ヘッドの励磁機構部１４〜１６を制御する
第２のＣＰＵＩＩより成る。
まず、ＣＰＵＩはメモリ切換信号２によりリードライト
メモリ５，６のどちらかを選択する。例えばリードライ
トメモリ５を選択したとすると、アドレスセレクタ３は
ＣＰＵＩのアドレスバスをリードライトメモリ５に接続
し、ＣＰＵＩＩのアドレスバスをリードライトメモリ５
から開放する。同時洸アドレスセレクタ４はＣＰＵＩの
アドレスバスをリードライトメモリ６から開放し、ＣＰ
ＵＩＩのアドレスバスをリードライトメモリ６に接続す
る。又このメモリ切換信号２によりデータバス・バッフ
ァ７が開き、ＣＰＵ１のデータバスがす〜ドライドメモ
リ５に接続され、同時にバッファ９が閉じてＣＰＵＩの
データバスがリードライトメモリ６から開放される。こ
の状態において、ＣＰＵＩはリードライ−トメモリ６か
ら完全に切放されて、リードライトメモリ５にドツトパ
ターンを書込む。書込み終了後、ＣＰＵＩはメモリ切換
信号２を切換え、上述とは逆にアドレス・ぐス、データ
バスをリードライトメモリ５から切放し、リードライト
メモリ６に接続し、次の印字行のドラトノやターンをリ
ードライトメモリ６に書き込む動作に入る。
メモリ５，６のどちらかを選択する。例えばリードライ
トメモリ５を選択したとすると、アドレスセレクタ３は
ＣＰＵＩのアドレスバスをリードライトメモリ５に接続
し、ＣＰＵＩＩのアドレスバスをリードライトメモリ５
から開放する。同時洸アドレスセレクタ４はＣＰＵＩの
アドレスバスをリードライトメモリ６から開放し、ＣＰ
ＵＩＩのアドレスバスをリードライトメモリ６に接続す
る。又このメモリ切換信号２によりデータバス・バッフ
ァ７が開き、ＣＰＵ１のデータバスがす〜ドライドメモ
リ５に接続され、同時にバッファ９が閉じてＣＰＵＩの
データバスがリードライトメモリ６から開放される。こ
の状態において、ＣＰＵＩはリードライ−トメモリ６か
ら完全に切放されて、リードライトメモリ５にドツトパ
ターンを書込む。書込み終了後、ＣＰＵＩはメモリ切換
信号２を切換え、上述とは逆にアドレス・ぐス、データ
バスをリードライトメモリ５から切放し、リードライト
メモリ６に接続し、次の印字行のドラトノやターンをリ
ードライトメモリ６に書き込む動作に入る。
ＣＰＵＩＩはこのメモリ切換信号２によりＣＰＵＩがリ
ードライトメモリ５にドツト・ぞりＴンを書込みリード
ライトメモリ５からアドレスバス、データバスを開放し
たのを確認後、データバスバッファ切換信号１２により
ノぐツファ８を開き、ＣＰＵＩＩのデータバスをリード
ライトメモリ５に接続し、バッファ１０を閉じてリード
ライトメモリ６を開放し、リードライトメモリ５からド
ツトパターンを読み出し、そのデータに基づき、印字ヘ
ッドの横送り、用紙送り又印字ヘッドの励磁などの機構
部１４〜１６の制御を行なう。
ードライトメモリ５にドツト・ぞりＴンを書込みリード
ライトメモリ５からアドレスバス、データバスを開放し
たのを確認後、データバスバッファ切換信号１２により
ノぐツファ８を開き、ＣＰＵＩＩのデータバスをリード
ライトメモリ５に接続し、バッファ１０を閉じてリード
ライトメモリ６を開放し、リードライトメモリ５からド
ツトパターンを読み出し、そのデータに基づき、印字ヘ
ッドの横送り、用紙送り又印字ヘッドの励磁などの機構
部１４〜１６の制御を行なう。
以上説明したように本発明は上位装置からの印字データ
を受信しドツトパターンに展開し、メモリに書き込むＣ
ＰＵと、そのメモリを共有し書かれたドツトパターンを
読み出し、そのデータに基づき機構部の動作を制御する
ＣＰＵの２つのＣＰＵを同時に動作させ、印字データを
処理させることにより、高速で印字できる効果がある。
を受信しドツトパターンに展開し、メモリに書き込むＣ
ＰＵと、そのメモリを共有し書かれたドツトパターンを
読み出し、そのデータに基づき機構部の動作を制御する
ＣＰＵの２つのＣＰＵを同時に動作させ、印字データを
処理させることにより、高速で印字できる効果がある。
第１図は本発明の回路構成を示すブロック図である。
１・・・上位装置からデータを受信するＣＰＵ、２・・
・メモリ切換信号、３，４・・・アドレスセレクタ、５
，６・・・リードライトメモリ、？、８，９，１０．・
・・データバスバッファ、１１・・・機構部を制御する
ＣＰＵ、１２・・・データバスバッファ切換信号、１３
・・・上位装置、１４・・・印字ヘッド機構部、１５・
・・印字ヘッド横送り機構部、１６・・・用紙送り機構
部。
・メモリ切換信号、３，４・・・アドレスセレクタ、５
，６・・・リードライトメモリ、？、８，９，１０．・
・・データバスバッファ、１１・・・機構部を制御する
ＣＰＵ、１２・・・データバスバッファ切換信号、１３
・・・上位装置、１４・・・印字ヘッド機構部、１５・
・・印字ヘッド横送り機構部、１６・・・用紙送り機構
部。
Claims (1)
- （１）上位装置からの印字データを受信し、印字文字を
ドットパターンに展開する第１のＣＰＵと、印字ヘッド
の横送り、用紙送り、印字ヘッドの励磁など各機構部を
展開されたドットパターンに基づき制御する第２のＣＰ
Ｕと、前記２つのＣＰＵが共有してデータを読み書き可
能な２つのリードライトメモリとを有することを特徴と
するドット式シリアルプリンタの高速印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210642A JPS6270056A (ja) | 1985-09-24 | 1985-09-24 | ドツト式シリアルプリンタの高速印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210642A JPS6270056A (ja) | 1985-09-24 | 1985-09-24 | ドツト式シリアルプリンタの高速印字装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6270056A true JPS6270056A (ja) | 1987-03-31 |
Family
ID=16592687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210642A Pending JPS6270056A (ja) | 1985-09-24 | 1985-09-24 | ドツト式シリアルプリンタの高速印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6270056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193372A (ja) * | 1987-10-05 | 1989-04-12 | Hitachi Medical Corp | データの拡大記録方法 |
| JPH01225560A (ja) * | 1988-03-04 | 1989-09-08 | Fujitsu Ltd | マグネット駆動回路 |
-
1985
- 1985-09-24 JP JP60210642A patent/JPS6270056A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193372A (ja) * | 1987-10-05 | 1989-04-12 | Hitachi Medical Corp | データの拡大記録方法 |
| JPH01225560A (ja) * | 1988-03-04 | 1989-09-08 | Fujitsu Ltd | マグネット駆動回路 |
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