JPH03268967A - ドットマトリクスプリンタの制御回路 - Google Patents
ドットマトリクスプリンタの制御回路Info
- Publication number
- JPH03268967A JPH03268967A JP7014390A JP7014390A JPH03268967A JP H03268967 A JPH03268967 A JP H03268967A JP 7014390 A JP7014390 A JP 7014390A JP 7014390 A JP7014390 A JP 7014390A JP H03268967 A JPH03268967 A JP H03268967A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- control circuit
- character pattern
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims description 9
- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 230000004044 response Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ドツトマトリクスプリンタの制御回路に関し
、特に文字パターンデータの転送制御回路に関する。
、特に文字パターンデータの転送制御回路に関する。
［従来の技術］
従来、ドツトマトリクスプリンタの一制御回路ては文字
パターンメモリから画像メモリヘデータの転送を行なう
場合、第２図のｊｌ、ｊ２のルートおよび第６図に示す
ように、マイクロプロセッサ１か文字パターンデータを
文字パターンメモリ２から読込み、次に画像メモリ３に
書込むという方法がとられていた。
パターンメモリから画像メモリヘデータの転送を行なう
場合、第２図のｊｌ、ｊ２のルートおよび第６図に示す
ように、マイクロプロセッサ１か文字パターンデータを
文字パターンメモリ２から読込み、次に画像メモリ３に
書込むという方法がとられていた。
［発明か解決しようとする課題］
上述した従来のデータ転送方法は、読む、書くという２
つの動作が必要なので、マイクロプロセッサかデータを
文字パターンメモリがら読むのに１ハスサイクル、画像
メモリに書くのに１ハスサイクルの転送時間を要し、最
低でも２バスサイクルかかるという欠点かある。
つの動作が必要なので、マイクロプロセッサかデータを
文字パターンメモリがら読むのに１ハスサイクル、画像
メモリに書くのに１ハスサイクルの転送時間を要し、最
低でも２バスサイクルかかるという欠点かある。
本発明の目的は、文字パターンメモリから画像メモリへ
のデータ転送時の読む、書くという２つの動作か１バス
サイクルててきるドツトマトリクスプリンタの制御回路
を提供することにある。
のデータ転送時の読む、書くという２つの動作か１バス
サイクルててきるドツトマトリクスプリンタの制御回路
を提供することにある。
［課題を解決するための手段］
本発明のドツトマトリクスプリンタの制御回路は、文字
パターンメモリに対する読出し制御信号を検出したとき
、データバス上の文字パターンデータの書込み制御信号
を画像メモリに送る信号変換回路を有する。
パターンメモリに対する読出し制御信号を検出したとき
、データバス上の文字パターンデータの書込み制御信号
を画像メモリに送る信号変換回路を有する。
［作用］
マイクロプロセッサから文字パターンメモリにデータバ
ス上への文字パターンデータの読出し制御信号が出され
て、データバス上に文字パターンが読出されたとき、信
号変換回路で変換された書込み制御信号によって、該文
字パターンデータが画像メモリに書込まれる。
ス上への文字パターンデータの読出し制御信号が出され
て、データバス上に文字パターンが読出されたとき、信
号変換回路で変換された書込み制御信号によって、該文
字パターンデータが画像メモリに書込まれる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のドツトマトリクスプリンタの制御回路
の一実施例のブロック図、第２図はデータの流れを示す
図、第３図はアドレス比較回路８の論理回路図、第４図
は画像メモリ３に転送される領域を示す文字パターンメ
モリ２のメモリマツプ、第５図は読出し・書込みのタイ
ムチャートである。
の一実施例のブロック図、第２図はデータの流れを示す
図、第３図はアドレス比較回路８の論理回路図、第４図
は画像メモリ３に転送される領域を示す文字パターンメ
モリ２のメモリマツプ、第５図は読出し・書込みのタイ
ムチャートである。
本実施例の制御回路は、第１図に示すように、文字パタ
ーンメモリ２に対する読出し制御信号を画像メモリ３に
対する書込み制御信号に変換する信号変換回路かアドレ
ス比較回路８内の論理回路として設けられたもので、詳
細の構成は、データバス１３とアドレスバス１４とコン
トロール信号線１５とにそれぞれデータａ、アドレスデ
ータｂ、コントロール信号Ｃを出力してデータ転送を制
御するマイクロプロセッサ１と、多数の文字パターンか
格納されている文字パターンメモリ２と、読出された文
字パターンが書込まれる画像メモリ３と。
ーンメモリ２に対する読出し制御信号を画像メモリ３に
対する書込み制御信号に変換する信号変換回路かアドレ
ス比較回路８内の論理回路として設けられたもので、詳
細の構成は、データバス１３とアドレスバス１４とコン
トロール信号線１５とにそれぞれデータａ、アドレスデ
ータｂ、コントロール信号Ｃを出力してデータ転送を制
御するマイクロプロセッサ１と、多数の文字パターンか
格納されている文字パターンメモリ２と、読出された文
字パターンが書込まれる画像メモリ３と。
アドレスデータｂとコントロール信号Ｃとを入力し、文
字パターンメモリ２に出力制御のアウトプットイネーブ
ル信号ｄを送るアドレスデコーダ７と、アドレスデータ
ｂとコントロール信号Ｃとを入力し、画像メモリ３に書
込み制御のライトイネーブル信号りとライト信号ｉとを
送るアドレスコントロール信号制御回路４と、アドレス
データｂとアウトプットイネーブル１５号ｄとアドレス
コントロール信号制御回路４から出力される、画像メモ
リ３をアクティブにする選択信号ｅとを入力として画像
メモリ３のライトアクティブ信号ｆまたは文字パターン
メモリ一部選択信号ｇをアドレスコントロール信号制御
回路４に送るアドレス比較回路８とからなる。また、ア
ドレス比較回路８は、第３図に示すように、レジスタ９
．１０と比較器１１．１２とノア回路１３．１５とナン
ド回路１４を有しレジスタ９，１０には画像メモリ３に
送る文字パターンを文字パターンメモリ２の所定の領域
に限定する場合の領域の境界値、すなわちブレイクポイ
ントアドレスｘＨとストップポイントアトレスＹＨ（第
４図）とがデータバス１３を通して予め格納されている
。
字パターンメモリ２に出力制御のアウトプットイネーブ
ル信号ｄを送るアドレスデコーダ７と、アドレスデータ
ｂとコントロール信号Ｃとを入力し、画像メモリ３に書
込み制御のライトイネーブル信号りとライト信号ｉとを
送るアドレスコントロール信号制御回路４と、アドレス
データｂとアウトプットイネーブル１５号ｄとアドレス
コントロール信号制御回路４から出力される、画像メモ
リ３をアクティブにする選択信号ｅとを入力として画像
メモリ３のライトアクティブ信号ｆまたは文字パターン
メモリ一部選択信号ｇをアドレスコントロール信号制御
回路４に送るアドレス比較回路８とからなる。また、ア
ドレス比較回路８は、第３図に示すように、レジスタ９
．１０と比較器１１．１２とノア回路１３．１５とナン
ド回路１４を有しレジスタ９，１０には画像メモリ３に
送る文字パターンを文字パターンメモリ２の所定の領域
に限定する場合の領域の境界値、すなわちブレイクポイ
ントアドレスｘＨとストップポイントアトレスＹＨ（第
４図）とがデータバス１３を通して予め格納されている
。
次に、本実施例の動作について説明する。
マイクロプロセッサ１からの命令か文字パターンメモリ
２からの読圧しの場合は、アドレスデコーダ７からアウ
トプットイネーブル信号ｄが文字パターンメモリ２に出
力され、画像メモリ３への古込み命令の場合は、アドレ
スコントロール信号制御回路４から画像メモリ選択４５
号ｅか出力される。アドレス比較回路８は、アウトプッ
トイネーブル信号ｄと画像メモリ選択信号ｅを入力とす
るナンド回路１４を含み、どちらか一方がアクティブに
なるときは画像メモリ３をアクティブにする信号ｆを出
力し、またアドレスデータｂかレジスタ９．１０に格納
されているブレイクポイントＸ、４とストップポイント
ＹＨの範囲内で、かつ、アウトプットイネーブル信号ｄ
がアクティブの場合は文字パターンメモリ一部選択信号
ｇをアドレスコントロール信号制御回路４にノア回路１
５から出力する。アドレスコントロール信号制御回路４
は、画像メモリ３をアクティブにする信号ｆを受けたと
きはこわを画像メモリ３のイネーブル信号りに、文字パ
ターンメモリ一部選択信号ｇを受けたときはこれを画像
メモリ３のライト信号ｉに、それぞれ変換して画像メモ
リ３に送る。したがって、マイクロプロセッサ１から文
字パターンメモリ２のリート信号が出力されて、読出さ
れた文字パターン２のデータかデータバス１３上にある
間に、画像メモリ３へもイネーブル信号りとライト信号
ｉが出力されるので、第２図のルー１−におよび第５図
に示すように、文字パターンのデータがマイクロプロセ
ッサ１を経由せず１ステツプで画像メモリ３に書込まれ
る。
２からの読圧しの場合は、アドレスデコーダ７からアウ
トプットイネーブル信号ｄが文字パターンメモリ２に出
力され、画像メモリ３への古込み命令の場合は、アドレ
スコントロール信号制御回路４から画像メモリ選択４５
号ｅか出力される。アドレス比較回路８は、アウトプッ
トイネーブル信号ｄと画像メモリ選択信号ｅを入力とす
るナンド回路１４を含み、どちらか一方がアクティブに
なるときは画像メモリ３をアクティブにする信号ｆを出
力し、またアドレスデータｂかレジスタ９．１０に格納
されているブレイクポイントＸ、４とストップポイント
ＹＨの範囲内で、かつ、アウトプットイネーブル信号ｄ
がアクティブの場合は文字パターンメモリ一部選択信号
ｇをアドレスコントロール信号制御回路４にノア回路１
５から出力する。アドレスコントロール信号制御回路４
は、画像メモリ３をアクティブにする信号ｆを受けたと
きはこわを画像メモリ３のイネーブル信号りに、文字パ
ターンメモリ一部選択信号ｇを受けたときはこれを画像
メモリ３のライト信号ｉに、それぞれ変換して画像メモ
リ３に送る。したがって、マイクロプロセッサ１から文
字パターンメモリ２のリート信号が出力されて、読出さ
れた文字パターン２のデータかデータバス１３上にある
間に、画像メモリ３へもイネーブル信号りとライト信号
ｉが出力されるので、第２図のルー１−におよび第５図
に示すように、文字パターンのデータがマイクロプロセ
ッサ１を経由せず１ステツプで画像メモリ３に書込まれ
る。
Ｅ発明の効果コ
以上説明したように本発明は、マイクロプロセッサの文
字パターンメモリからの読出し制御信号を検出したとき
画像メモリへ書込み制御信号を送る信号変換回路を設番
することにより、文字パターンデータが文字パターンメ
モリからデータバス上に読出されたとき、該文字パター
ンデータが１バスサイクルで画像メモリに書込まれ、従
来のデータが一旦マイクロプロセッサを経由して転送さ
れる場合と比較すると、文字パターンメモリから画像メ
モリへのデータ転送時間が約２分の１となり、印字速度
を大幅に向上できる効果がある。
字パターンメモリからの読出し制御信号を検出したとき
画像メモリへ書込み制御信号を送る信号変換回路を設番
することにより、文字パターンデータが文字パターンメ
モリからデータバス上に読出されたとき、該文字パター
ンデータが１バスサイクルで画像メモリに書込まれ、従
来のデータが一旦マイクロプロセッサを経由して転送さ
れる場合と比較すると、文字パターンメモリから画像メ
モリへのデータ転送時間が約２分の１となり、印字速度
を大幅に向上できる効果がある。
第１図は本発明のドツトマトリクスプリンタの制御回路
の一実施例のブロック図、第２図はデータの流れの簡略
図、第３図はアドレス比較回路８の論理回路図、第４図
は文字パターンメモリ２のメモリマツプ、第５図は本実
施例のタイムチャート、第６図は従来の制御回路のタイ
ムチャートである。 １−・マイクロプロセッサ、 ２−・文字パターンメモリ、 ３−・画像メモリ、 ４−・アドレスコントロール信号制御回路、７−・アド
レスデコーダ、 ８・−アドレス比較回路、 ９．１０−・レジスタ、 １１、１２−・比較器、 １３、１５−・・ノア回路、 １４・・・ナンド回路、 １６・・・データハ゛ス、 １７・・・アドレスバ′ス、 １８・・・コントロール信号線。
の一実施例のブロック図、第２図はデータの流れの簡略
図、第３図はアドレス比較回路８の論理回路図、第４図
は文字パターンメモリ２のメモリマツプ、第５図は本実
施例のタイムチャート、第６図は従来の制御回路のタイ
ムチャートである。 １−・マイクロプロセッサ、 ２−・文字パターンメモリ、 ３−・画像メモリ、 ４−・アドレスコントロール信号制御回路、７−・アド
レスデコーダ、 ８・−アドレス比較回路、 ９．１０−・レジスタ、 １１、１２−・比較器、 １３、１５−・・ノア回路、 １４・・・ナンド回路、 １６・・・データハ゛ス、 １７・・・アドレスバ′ス、 １８・・・コントロール信号線。
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサの読出し・書込み制御信号によ
って、文字パターンメモリに格納されている文字パター
ンを順次データバス上に読出し、該文字パターンを画像
メモリにプリントイメージとして書込むドットマトリク
スプリンタの制御回路において、 前記文字パターンメモリに対する読出し制御信号を検出
したとき、データバス上の文字パターンデータの書込み
制御信号を前記画像メモリに送る信号変換回路を有する
ことを特徴とするドットマトリクスプリンタの制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014390A JPH03268967A (ja) | 1990-03-19 | 1990-03-19 | ドットマトリクスプリンタの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014390A JPH03268967A (ja) | 1990-03-19 | 1990-03-19 | ドットマトリクスプリンタの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268967A true JPH03268967A (ja) | 1991-11-29 |
Family
ID=13423056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014390A Pending JPH03268967A (ja) | 1990-03-19 | 1990-03-19 | ドットマトリクスプリンタの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780235A3 (en) * | 1995-12-20 | 1997-09-03 | Sony Corp | Printer apparatus |
-
1990
- 1990-03-19 JP JP7014390A patent/JPH03268967A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780235A3 (en) * | 1995-12-20 | 1997-09-03 | Sony Corp | Printer apparatus |
| CN1096955C (zh) * | 1995-12-20 | 2002-12-25 | 索尼公司 | 打印设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5744206B2 (ja) | 描画制御装置 | |
| JP2716087B2 (ja) | 出力装置 | |
| JPH03204753A (ja) | Ｄｍａ制御装置 | |
| JPH01169691A (ja) | Ｉｃカード | |
| JPH0533913B2 (ja) | ||
| JP2712414B2 (ja) | 画像記憶回路 | |
| JPH02141860A (ja) | データ転送制御装置 | |
| JPH0516452A (ja) | プリンタ | |
| JPH0535657A (ja) | データ転送方式 | |
| JPH0380322A (ja) | ダイナミック・ランダム・アクセス・メモリ制御装置 | |
| JPH04107666A (ja) | Ｄｍａ転送方式 | |
| JPS6270056A (ja) | ドツト式シリアルプリンタの高速印字装置 | |
| JPH0464181A (ja) | イメージデータのラスタ変換装置 | |
| JP2002254722A (ja) | 画像出力装置及びそれに用いられるデータ消去方法 | |
| JPH05232925A (ja) | 文字等処理方式 | |
| JPH01219930A (ja) | 間接アドレス方式の割り込み制御回路装置 | |
| JPH0336644A (ja) | メモリ制御方式 | |
| JPH05289931A (ja) | 情報処理装置 | |
| JPH01282940A (ja) | メモリクリア方式 | |
| JPS60122448A (ja) | メモリシステム | |
| JPH05212915A (ja) | ページ・プリンタのコントローラ | |
| JPH0385626A (ja) | ビットブロック転送制御装置 | |
| JPS62147557A (ja) | メモリ間デ−タ転送方式 | |
| JPS62108341A (ja) | メモリデ−タ転送方式 | |
| JPS6148054A (ja) | 情報処理装置 |