JPH0529895A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JPH0529895A JPH0529895A JP16126791A JP16126791A JPH0529895A JP H0529895 A JPH0529895 A JP H0529895A JP 16126791 A JP16126791 A JP 16126791A JP 16126791 A JP16126791 A JP 16126791A JP H0529895 A JPH0529895 A JP H0529895A
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- JP
- Japan
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- potential
- voltage
- inverter
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- vcc
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Abstract
(57)【要約】 （修正有）
【目的】 回路素子数を低減し、且つ、ヒステリシスの
上限レベルおよび下限レベル設定の設計プロセスが容易
なヒステリシス回路を提供する。 【構成】 入力電圧Ｖi が接地電位Ｖg から電源電圧Ｖ
ccに変化すると節点Ａの電位ＶA は、Ｖi がＮＭＯＳ１
のしきい値電圧ＶT1だけＶA よりも高くなる時点から、
Ｖi と、ＶT1分の電位差を保持しつつ上昇する。電位Ｖ
A が、インバータ３のしきい値電圧ＶR よりも大きくな
ると、インバータ３は反転し、出力電圧Ｖo はＶg とな
る。Ｖi がＶccの場合には、電位ＶA は、ＶT1だけＶcc
よりも低い電位になり、ＮＭＯＳ５が導通状態となり、
Ｖo はＶg となっている。Ｖi がＶccからＶg に変化す
ると、電位ＶA は、Ｖi がＮＭＯＳ２のしきい値電圧Ｖ
T2だけ電位ＶA よりも低くなる時点から、Ｖi と、ＶT2
分の電位差を保持しながら下降する。電位ＶA がＶR よ
り低くなると、インバータ３は反転し、Ｖo として、Ｖ
ccが出力される。
上限レベルおよび下限レベル設定の設計プロセスが容易
なヒステリシス回路を提供する。 【構成】 入力電圧Ｖi が接地電位Ｖg から電源電圧Ｖ
ccに変化すると節点Ａの電位ＶA は、Ｖi がＮＭＯＳ１
のしきい値電圧ＶT1だけＶA よりも高くなる時点から、
Ｖi と、ＶT1分の電位差を保持しつつ上昇する。電位Ｖ
A が、インバータ３のしきい値電圧ＶR よりも大きくな
ると、インバータ３は反転し、出力電圧Ｖo はＶg とな
る。Ｖi がＶccの場合には、電位ＶA は、ＶT1だけＶcc
よりも低い電位になり、ＮＭＯＳ５が導通状態となり、
Ｖo はＶg となっている。Ｖi がＶccからＶg に変化す
ると、電位ＶA は、Ｖi がＮＭＯＳ２のしきい値電圧Ｖ
T2だけ電位ＶA よりも低くなる時点から、Ｖi と、ＶT2
分の電位差を保持しながら下降する。電位ＶA がＶR よ
り低くなると、インバータ３は反転し、Ｖo として、Ｖ
ccが出力される。
Description
【０００１】
【産業上の利用分野】本発明はヒステリシス回路に関
し、特に半導体集積回路用として用いられるヒステリシ
ス回路に関する。
し、特に半導体集積回路用として用いられるヒステリシ
ス回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路用のヒステリシス
回路は、図３に示されるように、入力端子５３および出
力端子５４に対応して、ＰチャネルＭＯＳＦＥＴ６、８
および１０と、ＮチャネルＭＯＳＦＥＴ７、９および１
１とを備えて構成される。
回路は、図３に示されるように、入力端子５３および出
力端子５４に対応して、ＰチャネルＭＯＳＦＥＴ６、８
および１０と、ＮチャネルＭＯＳＦＥＴ７、９および１
１とを備えて構成される。
【０００３】図３において、入力電圧Ｖi が接地電位Ｖ
g の時には、ＰチャネルＭＯＳＦＥＴ６および８と、Ｎ
チャネルＭＯＳＦＥＴ１１は導通状態となっており、出
力端子５４の出力電圧Ｖo は電源電圧Ｖccとなってい
る。そして、入力電圧Ｖi が接地電位Ｖg からＶccに変
化する時のしきい値電圧ＶIHは、ＰチャネルＭＯＳＦＥ
Ｔ６および８と、ＮチャネルＭＯＳＦＥＴ７とによって
規定される。
g の時には、ＰチャネルＭＯＳＦＥＴ６および８と、Ｎ
チャネルＭＯＳＦＥＴ１１は導通状態となっており、出
力端子５４の出力電圧Ｖo は電源電圧Ｖccとなってい
る。そして、入力電圧Ｖi が接地電位Ｖg からＶccに変
化する時のしきい値電圧ＶIHは、ＰチャネルＭＯＳＦＥ
Ｔ６および８と、ＮチャネルＭＯＳＦＥＴ７とによって
規定される。
【０００４】また、入力電圧Ｖi が電位Ｖccである場合
には、ＰチャネルＭＯＳＦＥＴ１０と、ＮチャネルＭＯ
ＳＦＥＴ７および９が導通状態となって、出力端子５４
の出力電圧Ｖo は接地電位Ｖg となり、入力電圧Ｖi が
電位Ｖccから接地電位Ｖgに変化する時のしきい値電圧
ＶILは、ＰチャネルＭＯＳＦＥＴ６と、ＮチャネルＭＯ
ＳＦＥＴ７および９とにより規定される。
には、ＰチャネルＭＯＳＦＥＴ１０と、ＮチャネルＭＯ
ＳＦＥＴ７および９が導通状態となって、出力端子５４
の出力電圧Ｖo は接地電位Ｖg となり、入力電圧Ｖi が
電位Ｖccから接地電位Ｖgに変化する時のしきい値電圧
ＶILは、ＰチャネルＭＯＳＦＥＴ６と、ＮチャネルＭＯ
ＳＦＥＴ７および９とにより規定される。
【０００５】上記の説明により明らかなように、前記二
つのしきい値電圧については、ＶIH＞ＶILであり、図３
に示される回路は、この二つのしきい値電圧ＶIHとＶIL
の差電圧をヒステリシス幅とする、ヒステリシス回路と
して構成されている。
つのしきい値電圧については、ＶIH＞ＶILであり、図３
に示される回路は、この二つのしきい値電圧ＶIHとＶIL
の差電圧をヒステリシス幅とする、ヒステリシス回路と
して構成されている。
【０００６】
【発明が解決しようとする課題】上述した従来のヒステ
リシス回路においては、出力端子に正帰還をかけること
により、ＶIHおよびＶILの二つのしきい値電圧の設定が
行われているために、正帰還をかけるための回路が必要
であり、通常のゲート回路に比較して、回路素子数が多
くなるという欠点がある。また、二つのしきい値電圧Ｖ
IHおよびＶILを設定する際に、それぞれ三つのＭＯＳＦ
ＥＴについて考慮する必要があり、設計が複雑になると
いう欠点がある。
リシス回路においては、出力端子に正帰還をかけること
により、ＶIHおよびＶILの二つのしきい値電圧の設定が
行われているために、正帰還をかけるための回路が必要
であり、通常のゲート回路に比較して、回路素子数が多
くなるという欠点がある。また、二つのしきい値電圧Ｖ
IHおよびＶILを設定する際に、それぞれ三つのＭＯＳＦ
ＥＴについて考慮する必要があり、設計が複雑になると
いう欠点がある。
【０００７】
【課題を解決するための手段】本発明のヒステリシス回
路は、ドレインおよびゲートが共に入力端子に接続さ
れ、ソースが所定の節点に接続される第１のＮチャネル
ＭＯＳＦＥＴと、ソースが前記入力端子に接続され、ド
レインおよびゲートが共に前記節点に接続される第２の
ＮチャネルＭＯＳＦＥＴと、入力端が前記節点に接続さ
れ、出力端が出力端子に接続されるインバータと、を備
えて構成される。
路は、ドレインおよびゲートが共に入力端子に接続さ
れ、ソースが所定の節点に接続される第１のＮチャネル
ＭＯＳＦＥＴと、ソースが前記入力端子に接続され、ド
レインおよびゲートが共に前記節点に接続される第２の
ＮチャネルＭＯＳＦＥＴと、入力端が前記節点に接続さ
れ、出力端が出力端子に接続されるインバータと、を備
えて構成される。
【０００８】なお、前記インバータは、ゲートが前記入
力端に接続され、ドレインが所定の直流電源に接続され
て、ソースが前記出力端に接続される第１のＰチャネル
ＭＯＳＦＥＴと、ゲートが前記入力端に接続され、ソー
スが前記出力端に接続されて、ドレインが前記出力端に
接続される第３のＮチャネルＭＯＳトランジスタにより
形成してもよい。
力端に接続され、ドレインが所定の直流電源に接続され
て、ソースが前記出力端に接続される第１のＰチャネル
ＭＯＳＦＥＴと、ゲートが前記入力端に接続され、ソー
スが前記出力端に接続されて、ドレインが前記出力端に
接続される第３のＮチャネルＭＯＳトランジスタにより
形成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力端子
５１および出力端子５２に対応して、ＮチャネルＭＯＳ
ＦＥＴ１、２および５と、ＰチャネルＭＯＳＦＥＴ４
と、ＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳ
ＦＥＴ５を含むインバータ３と、を備えて構成される。
また、図２（ａ）および（ｂ）に示されるのは、本実施
例における各信号を示すタイミング図である。
である。図１に示されるように、本実施例は、入力端子
５１および出力端子５２に対応して、ＮチャネルＭＯＳ
ＦＥＴ１、２および５と、ＰチャネルＭＯＳＦＥＴ４
と、ＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳ
ＦＥＴ５を含むインバータ３と、を備えて構成される。
また、図２（ａ）および（ｂ）に示されるのは、本実施
例における各信号を示すタイミング図である。
【００１１】図１において、ＮチャネルＭＯＳＦＥＴ１
および２は、共にドレインとゲートが接続されてダイオ
ード接続されており、ＮチャネルＭＯＳＦＥＴ１は、節
点Ａの側から入力端子５１に対しては電流を流すことが
なく、また、ＮチャネルＭＯＳＦＥＴ２は、入力端子５
１の側から節点Ａに対しては電流を流すことがない。
および２は、共にドレインとゲートが接続されてダイオ
ード接続されており、ＮチャネルＭＯＳＦＥＴ１は、節
点Ａの側から入力端子５１に対しては電流を流すことが
なく、また、ＮチャネルＭＯＳＦＥＴ２は、入力端子５
１の側から節点Ａに対しては電流を流すことがない。
【００１２】図２（ａ）および（ｂ）に示されているよ
うに、入力端子５１における入力電圧Ｖi が接地電位Ｖ
g である場合には、節点Ａにおける電位ＶA は、Ｎチャ
ネルＭＯＳＦＥＴ２のしきい値電圧ＶT2だけ接地電位Ｖ
g より高い電位になっており、ＰチャネルＭＯＳＦＥＴ
４は導通状態となり、出力端子５２の出力電圧Ｖo は電
源電圧Ｖccとなっている。入力電圧Ｖi が接地電位Ｖg
から電位Ｖccに変化すると、節点Ａの電位ＶA は、入力
電圧Ｖi がＮチャネルＭＯＳＦＥＴ１のしきい値電圧Ｖ
T1だけ節点Ａの電位ＶA よりも高くなる時点から、入力
電圧Ｖi と、ＮチャネルＭＯＳＦＥＴ１のしきい値電圧
ＶT1分の電位差を保持しながら上昇してゆく。節点Ａの
電位ＶA が、インバータ３のしきい値電圧ＶR よりも大
きくなると、インバータ３は反転し、出力端子５２の出
力電圧Ｖo は接地電位Ｖg となる。また、入力電圧Ｖi
がＶccである場合には、節点Ａの電位ＶA は、Ｎチャネ
ＭＯＳＦＥＴ１のしきい値電圧ＶT1だけ電源電圧Ｖccよ
りも低い電位になっており、ＮチャネルＭＯＳＦＥＴ５
が導通状態となり、出力端子５２の出力電圧Ｖo は接地
電位Ｖg となっている。そして、入力電圧Ｖi がＶccか
ら接地電位Ｖg に変化すると、節点Ａの電位ＶA は、入
力電圧Ｖi がＮチャネルＭＯＳＦＥＴ２のしきい値電圧
ＶT2だけ節点Ａの電位ＶA よりも低くなる時点から、入
力電圧Ｖi と、ＮチャネルＭＯＳＦＥＴ２のしきい値電
圧ＶI2分の電位差を保持しながら下降してゆく。節点Ａ
の電位ＶA がインバータ３のしきい値電圧ＶR より低く
なると、インバータ３は反転し、出力端子５２の出力電
圧Ｖo として、電源電圧Ｖccが出力される。
うに、入力端子５１における入力電圧Ｖi が接地電位Ｖ
g である場合には、節点Ａにおける電位ＶA は、Ｎチャ
ネルＭＯＳＦＥＴ２のしきい値電圧ＶT2だけ接地電位Ｖ
g より高い電位になっており、ＰチャネルＭＯＳＦＥＴ
４は導通状態となり、出力端子５２の出力電圧Ｖo は電
源電圧Ｖccとなっている。入力電圧Ｖi が接地電位Ｖg
から電位Ｖccに変化すると、節点Ａの電位ＶA は、入力
電圧Ｖi がＮチャネルＭＯＳＦＥＴ１のしきい値電圧Ｖ
T1だけ節点Ａの電位ＶA よりも高くなる時点から、入力
電圧Ｖi と、ＮチャネルＭＯＳＦＥＴ１のしきい値電圧
ＶT1分の電位差を保持しながら上昇してゆく。節点Ａの
電位ＶA が、インバータ３のしきい値電圧ＶR よりも大
きくなると、インバータ３は反転し、出力端子５２の出
力電圧Ｖo は接地電位Ｖg となる。また、入力電圧Ｖi
がＶccである場合には、節点Ａの電位ＶA は、Ｎチャネ
ＭＯＳＦＥＴ１のしきい値電圧ＶT1だけ電源電圧Ｖccよ
りも低い電位になっており、ＮチャネルＭＯＳＦＥＴ５
が導通状態となり、出力端子５２の出力電圧Ｖo は接地
電位Ｖg となっている。そして、入力電圧Ｖi がＶccか
ら接地電位Ｖg に変化すると、節点Ａの電位ＶA は、入
力電圧Ｖi がＮチャネルＭＯＳＦＥＴ２のしきい値電圧
ＶT2だけ節点Ａの電位ＶA よりも低くなる時点から、入
力電圧Ｖi と、ＮチャネルＭＯＳＦＥＴ２のしきい値電
圧ＶI2分の電位差を保持しながら下降してゆく。節点Ａ
の電位ＶA がインバータ３のしきい値電圧ＶR より低く
なると、インバータ３は反転し、出力端子５２の出力電
圧Ｖo として、電源電圧Ｖccが出力される。
【００１３】従って、図１に示される本実施例において
は、ＶIH＝ＶR ＋ＶT1であり、また、ＶIL＝ＶR −ＶT2
である。従って、本実施例は、ヒステリシス幅がＶIH−
ＶIL＝ＶT1＋ＶT2となるようなヒステリシス回路として
構成される。
は、ＶIH＝ＶR ＋ＶT1であり、また、ＶIL＝ＶR −ＶT2
である。従って、本実施例は、ヒステリシス幅がＶIH−
ＶIL＝ＶT1＋ＶT2となるようなヒステリシス回路として
構成される。
【００１４】
【発明の効果】以上説明したように、本発明は、ダイオ
ード接続のＭＯＳＦＥＴを用いてヒステリシス幅の上限
電位レベルＶIHならびに下限電位レベルＶILを設定する
ことにより、回路素子数を低減することができるという
効果があるとともに、また、前記上限電位レベルＶIHな
らびに下限電位レベルＶILの設定時においては、それぞ
れインバータのしきい値電圧ＶR に対する、前記ダイオ
ード接続のＭＯＳＦＥＴのしきい値電圧について考慮す
ればよく、設計プロセスが簡易化されるという効果があ
る。
ード接続のＭＯＳＦＥＴを用いてヒステリシス幅の上限
電位レベルＶIHならびに下限電位レベルＶILを設定する
ことにより、回路素子数を低減することができるという
効果があるとともに、また、前記上限電位レベルＶIHな
らびに下限電位レベルＶILの設定時においては、それぞ
れインバータのしきい値電圧ＶR に対する、前記ダイオ
ード接続のＭＯＳＦＥＴのしきい値電圧について考慮す
ればよく、設計プロセスが簡易化されるという効果があ
る。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における動作例を示すタイミング図で
ある。
ある。
【図３】従来例を示す回路図である。
１、２、５、７、９、１１ ＮチャネルＭＯＳＦＥＴ
３ インバータ
４、６、８、１０ ＰチャネルＭＯＳＦＦＴ
Claims (2)
- 【請求項１】 ドレインおよびゲートが共に入力端子に
接続され、ソースが所定の節点に接続される第１のＮチ
ャネルＭＯＳＦＥＴと、 ソースが前記入力端子に接続され、ドレインおよびゲー
トが共に前記節点に接続される第２のＮチャネルＭＯＳ
ＦＥＴと、 入力端が前記節点に接続され、出力端が出力端子に接続
されるインバータと、 を備えることを特徴とするヒステリシス回路。 - 【請求項２】 前記インバータが、ゲートが前記入力端
に接続され、ドレインが所定の直流電源に接続されて、
ソースが前記出力端に接続される第１のＰチャネルＭＯ
ＳＦＥＴと、ゲートが前記入力端に接続され、ソースが
前記出力端に接続されて、ドレインが前記出力端に接続
される第３のＮチャネルＭＯＳトランジスタにより形成
される請求項１記載のヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16126791A JPH0529895A (ja) | 1991-07-02 | 1991-07-02 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16126791A JPH0529895A (ja) | 1991-07-02 | 1991-07-02 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529895A true JPH0529895A (ja) | 1993-02-05 |
Family
ID=15731861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16126791A Pending JPH0529895A (ja) | 1991-07-02 | 1991-07-02 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268292A (ja) * | 2009-05-15 | 2010-11-25 | Yamaha Corp | 電子回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278114A (ja) * | 1988-04-28 | 1989-11-08 | Nec Corp | シュミット入力回路 |
-
1991
- 1991-07-02 JP JP16126791A patent/JPH0529895A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278114A (ja) * | 1988-04-28 | 1989-11-08 | Nec Corp | シュミット入力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268292A (ja) * | 2009-05-15 | 2010-11-25 | Yamaha Corp | 電子回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |