JPS6272132A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6272132A JPS6272132A JP60211826A JP21182685A JPS6272132A JP S6272132 A JPS6272132 A JP S6272132A JP 60211826 A JP60211826 A JP 60211826A JP 21182685 A JP21182685 A JP 21182685A JP S6272132 A JPS6272132 A JP S6272132A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
±１上皮机里分立
本発明は高速スイッチング動作が要求される半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
従」じ８克丑
例えば、高速スイッチング動作が要求される半導体装置
の具体例としてＮＰＮ型トランジスタを第７図を参照し
ながら説明するとへ同図において、（１）は比較的高濃
度で低抵抗の単結晶からなるＮ十型サブストレート、（
２）は比較的低濃度で高抵抗の単結晶からなるＮ−型エ
ピタキシャル成長層で、このエピタキシャル成長層（２
）をサブストレート（１）上に積層してコレクタ領域（
３）を形成する。（４）は上記コレクタ領域（３）の所
定の位置に、ボロン等のＰ型不純物を選択拡散して形成
されたベース領域、（５）は該ベース領域（４）の所定
の位置に、リン等のＮ型不純物を選択拡散して形成され
たエミッタ領域で、上述のようにして各領域（３）（４
）（５）からなる半導体素子（Ａ）が形成される。（６
）は半導体素子（Ａ）の表面露出接合部を保護するため
、表面に被着形成した５ｉ０２等の酸化膜、（７）（８
）は酸化膜（６）の所望の位置をフォトエツチング等に
より窓明けし、その窓明は部分にアルミ蒸着等により被
着形成したベース電極層及びエミッタ電極層、（９）は
前記サブストレート（１）の裏面にアルミ蒸着等により
被着形成したコレクタ電極層である。
の具体例としてＮＰＮ型トランジスタを第７図を参照し
ながら説明するとへ同図において、（１）は比較的高濃
度で低抵抗の単結晶からなるＮ十型サブストレート、（
２）は比較的低濃度で高抵抗の単結晶からなるＮ−型エ
ピタキシャル成長層で、このエピタキシャル成長層（２
）をサブストレート（１）上に積層してコレクタ領域（
３）を形成する。（４）は上記コレクタ領域（３）の所
定の位置に、ボロン等のＰ型不純物を選択拡散して形成
されたベース領域、（５）は該ベース領域（４）の所定
の位置に、リン等のＮ型不純物を選択拡散して形成され
たエミッタ領域で、上述のようにして各領域（３）（４
）（５）からなる半導体素子（Ａ）が形成される。（６
）は半導体素子（Ａ）の表面露出接合部を保護するため
、表面に被着形成した５ｉ０２等の酸化膜、（７）（８
）は酸化膜（６）の所望の位置をフォトエツチング等に
より窓明けし、その窓明は部分にアルミ蒸着等により被
着形成したベース電極層及びエミッタ電極層、（９）は
前記サブストレート（１）の裏面にアルミ蒸着等により
被着形成したコレクタ電極層である。
従来、上記ＮＰＮ型トランジスタを高速スイッチング動
作させる場合、そのスイッチング時間短縮を図るため、
上記トランジスタの製造において、サブストレート（１
）上に、コレクタ領域（３）、ベース領域（４）及びエ
ミッタ領域（５）からなる半導体素子（Ａ）を形成した
後、少数キャリアのライフタイムを短くする物質として
、例えば金等の重金属（以下タイムキラーと略称す）を
各領域（３）（４）（５）内に拡散させる。このタイム
キラーの拡散により上記各領域（３）（４）（５）内に
結晶欠陥（ａ）を発生させ、この結晶欠陥（ａ）が捕獲
中心となって、動作時、領域間を移動する電子或いは正
孔を上記捕獲中心でトラフブさせることによりトランジ
スタのスイッチング時間を短縮させている。
作させる場合、そのスイッチング時間短縮を図るため、
上記トランジスタの製造において、サブストレート（１
）上に、コレクタ領域（３）、ベース領域（４）及びエ
ミッタ領域（５）からなる半導体素子（Ａ）を形成した
後、少数キャリアのライフタイムを短くする物質として
、例えば金等の重金属（以下タイムキラーと略称す）を
各領域（３）（４）（５）内に拡散させる。このタイム
キラーの拡散により上記各領域（３）（４）（５）内に
結晶欠陥（ａ）を発生させ、この結晶欠陥（ａ）が捕獲
中心となって、動作時、領域間を移動する電子或いは正
孔を上記捕獲中心でトラフブさせることによりトランジ
スタのスイッチング時間を短縮させている。
、１！＜″ しよ゛と るロ 占
ところで、前記ＮＰＮ型トランジスタを高速スイッチン
グ素子として使用する場合、従来製法では、コレクタ領
域（３）、ベース領域（４）及びエミッタｆａｗｉ（５
）からなる半導体素子（Ａ）の形成後、タイムキラーを
各領域（３）（４）（５）に拡散させている。この場合
、タイムキラー拡散前に、半導体素子（Ａ）の形成時に
発生した結晶欠陥（ａ）が存在するため、この状態から
タイムキラーを拡散させるとへ各領域（３）（４）（５
）内に必要９以上の結晶欠陥（ａ）が生じる。この過剰
な結晶欠陥（ａ）によって、逆電圧印加時における半導
体素子のリーク電流レベルが低下し、多大なリーク電流
が発生して素子の耐圧劣化を招き、上記半導体素子の信
頼性及び製品の歩留まりが大１渇に低下していた。また
上記タイムキラー拡散時に、高濃度のサブストレート（
１）がタイムキラーを吸収してしまい、多量のタイムキ
ラーが必要となって製造コストも高くなるという問題点
があった。
グ素子として使用する場合、従来製法では、コレクタ領
域（３）、ベース領域（４）及びエミッタｆａｗｉ（５
）からなる半導体素子（Ａ）の形成後、タイムキラーを
各領域（３）（４）（５）に拡散させている。この場合
、タイムキラー拡散前に、半導体素子（Ａ）の形成時に
発生した結晶欠陥（ａ）が存在するため、この状態から
タイムキラーを拡散させるとへ各領域（３）（４）（５
）内に必要９以上の結晶欠陥（ａ）が生じる。この過剰
な結晶欠陥（ａ）によって、逆電圧印加時における半導
体素子のリーク電流レベルが低下し、多大なリーク電流
が発生して素子の耐圧劣化を招き、上記半導体素子の信
頼性及び製品の歩留まりが大１渇に低下していた。また
上記タイムキラー拡散時に、高濃度のサブストレート（
１）がタイムキラーを吸収してしまい、多量のタイムキ
ラーが必要となって製造コストも高くなるという問題点
があった。
そこで、本発明は半導体素子の各ｍ域に存在する結晶欠
陥を必要最小限に設定し、逆電圧印加時におけるリーク
電流レベルを改善した半導体装置を提供するにある。
陥を必要最小限に設定し、逆電圧印加時におけるリーク
電流レベルを改善した半導体装置を提供するにある。
。 占 η゛ｔ・めの
本発明は前記問題点に鑑みて提案されたもので、この問
題点を解決するための技術的手段は、高濃度の一導電型
基板上に、低濃度の同一導電型のエピタキシャル成し石
をＭ１Ｎ形成し、更にそのエピタキシャル成長層に他導
電型の不純物を順次選択拡散して半導体素子を形成する
工程とへ上記半導体素子形成時、各領域内に発生した結
晶欠陥を不純物拡散によりゲッタリングする工程とへ前
記高濃度の一導電型基板を除去する工程とへ上記半導体
素子の各領域内に重金属からなる不純物を必要量拡散さ
せる工程とを含む半導体装置の製造方法である。
題点を解決するための技術的手段は、高濃度の一導電型
基板上に、低濃度の同一導電型のエピタキシャル成し石
をＭ１Ｎ形成し、更にそのエピタキシャル成長層に他導
電型の不純物を順次選択拡散して半導体素子を形成する
工程とへ上記半導体素子形成時、各領域内に発生した結
晶欠陥を不純物拡散によりゲッタリングする工程とへ前
記高濃度の一導電型基板を除去する工程とへ上記半導体
素子の各領域内に重金属からなる不純物を必要量拡散さ
せる工程とを含む半導体装置の製造方法である。
立■
本発明の製造方法によれば、半導体素子の形成後、各領
域内に存在する結晶欠陥を、不純物拡散によりゲッタリ
ングして吸収させ、この状態で重金属からなる不純物を
各領域に拡散するとへ高濃度の一導電型基板に上記不純
物が吸収されるので、これを防止するため上記ゲッタリ
ング後、−導電型基板を除去してから重金属からなる不
純物を各領域に所望量拡散することにより最適状態の結
晶欠陥を形成する。
域内に存在する結晶欠陥を、不純物拡散によりゲッタリ
ングして吸収させ、この状態で重金属からなる不純物を
各領域に拡散するとへ高濃度の一導電型基板に上記不純
物が吸収されるので、これを防止するため上記ゲッタリ
ング後、−導電型基板を除去してから重金属からなる不
純物を各領域に所望量拡散することにより最適状態の結
晶欠陥を形成する。
去施皿
本発明方法をＮＰＮ型トランジスタの製造に通用した一
実施例を第１図乃至第６図に示す各工程を参照しながら
説明する。まず、従来要領と同様に、半導体素子を形成
する。即ち、第１図に示すように比較的高濃度で低抵抗
の単結晶からなるＮ中型サブストレート（ｌＯ）上に、
比較的低濃度で高抵抗の単結晶からなるＮ−型エピタキ
シャル成長層（１１）をＭＩｆｆｌ形成し、更にそのエ
ピタキシャル成長層（１１）上に、後述の半導体素子の
接合部を保護するための５ｉ０２等の酸化膜（１２）を
被着形成する。その後、第２図に示すように上記酸化膜
（１２）の所望位置をフォトエツチング等により窓明け
し、その窓明は部分からコレクタ領域（１３）となるエ
ピタキシャル成長１’ｉｉ （１１）の所望位置に、ボ
ロン等のＰ型不純物を選択拡散してベース領域（１４）
を形成する。更に上記ベース領、ｔａ （１４）の所定
位置に、リン等のＮ型不純物を選択拡散してエミッタ領
域（１５）を形成する。この半導体素子（Ａ）の形成後
、第３図に示すように表裏面からリン等のＮ型不純物を
拡散することシこよりゲッタリングを行い、素子形成時
に各領域（１３）（１４） （１５）内に発生した結
晶欠陥（ａ）を吸収して可及的に減少させる。このリン
拡散処理によるゲッタリングで、半導体素子（Ａ）の各
領域（１３） （１４） （１５）における結晶性
が改善される。上記ゲッタリング後、第４図に示すよう
にサブストレート（１０）を研削等の適宜の手段により
除去する。尚、図ではサブストレート（１０）を略完全
に除去しているが、−上記サブストレート（１０）の研
削量は、後述する電極層とのオーミック特性を考慮して
決定される。このようにしてサブストレート（１０）を
除去した後、第５図に示すように少数キャリアのライフ
タイムを短くする物質として、金等の重金属（タイムキ
ラー）を各領域（１３） （１４） （１５）に拡
散させる。この場合、上記タイムキラーがサブストレー
ト（１０）に吸収されることがないので、必要量のタイ
ムキラーのみを拡散させれば良い。このタイムキラーの
拡散により上記各領域（１３） （１４） （１５
）内に必要最小限の結晶欠陥（ａ）を発生させ、この結
晶欠陥（ａ）が捕獲中心となって、素子動作時、領域間
を移動する電子或いは正孔を上記捕獲中心でトラップさ
せることにより最適なスイッチング動作が得られる。尚
、上記タイムキラー拡散後、酸化膜（１２）の所定位置
をフォトエツチング等で窓明けし、その窓明は部分にア
ルミ蒸着等によりベース電極層（１６） 、及びエミッ
タ電極Ｉ！（１７）を被着形成すると共に、エピタキシ
ャル成長１’ｉｉ （１１）の裏面にアルミ蒸着等によ
りコレクタ電極層（１８）を被着形成して高速スイッチ
ング素子を得る。
実施例を第１図乃至第６図に示す各工程を参照しながら
説明する。まず、従来要領と同様に、半導体素子を形成
する。即ち、第１図に示すように比較的高濃度で低抵抗
の単結晶からなるＮ中型サブストレート（ｌＯ）上に、
比較的低濃度で高抵抗の単結晶からなるＮ−型エピタキ
シャル成長層（１１）をＭＩｆｆｌ形成し、更にそのエ
ピタキシャル成長層（１１）上に、後述の半導体素子の
接合部を保護するための５ｉ０２等の酸化膜（１２）を
被着形成する。その後、第２図に示すように上記酸化膜
（１２）の所望位置をフォトエツチング等により窓明け
し、その窓明は部分からコレクタ領域（１３）となるエ
ピタキシャル成長１’ｉｉ （１１）の所望位置に、ボ
ロン等のＰ型不純物を選択拡散してベース領域（１４）
を形成する。更に上記ベース領、ｔａ （１４）の所定
位置に、リン等のＮ型不純物を選択拡散してエミッタ領
域（１５）を形成する。この半導体素子（Ａ）の形成後
、第３図に示すように表裏面からリン等のＮ型不純物を
拡散することシこよりゲッタリングを行い、素子形成時
に各領域（１３）（１４） （１５）内に発生した結
晶欠陥（ａ）を吸収して可及的に減少させる。このリン
拡散処理によるゲッタリングで、半導体素子（Ａ）の各
領域（１３） （１４） （１５）における結晶性
が改善される。上記ゲッタリング後、第４図に示すよう
にサブストレート（１０）を研削等の適宜の手段により
除去する。尚、図ではサブストレート（１０）を略完全
に除去しているが、−上記サブストレート（１０）の研
削量は、後述する電極層とのオーミック特性を考慮して
決定される。このようにしてサブストレート（１０）を
除去した後、第５図に示すように少数キャリアのライフ
タイムを短くする物質として、金等の重金属（タイムキ
ラー）を各領域（１３） （１４） （１５）に拡
散させる。この場合、上記タイムキラーがサブストレー
ト（１０）に吸収されることがないので、必要量のタイ
ムキラーのみを拡散させれば良い。このタイムキラーの
拡散により上記各領域（１３） （１４） （１５
）内に必要最小限の結晶欠陥（ａ）を発生させ、この結
晶欠陥（ａ）が捕獲中心となって、素子動作時、領域間
を移動する電子或いは正孔を上記捕獲中心でトラップさ
せることにより最適なスイッチング動作が得られる。尚
、上記タイムキラー拡散後、酸化膜（１２）の所定位置
をフォトエツチング等で窓明けし、その窓明は部分にア
ルミ蒸着等によりベース電極層（１６） 、及びエミッ
タ電極Ｉ！（１７）を被着形成すると共に、エピタキシ
ャル成長１’ｉｉ （１１）の裏面にアルミ蒸着等によ
りコレクタ電極層（１８）を被着形成して高速スイッチ
ング素子を得る。
尚、上記実施例では、ＮＰＮ型トランジスタに適用した
場合について説明したが、本発明はこれに限定されるこ
となく、高速スイッチング素子として使用される他の半
導体装置にも通用可能であるのは勿論である。
場合について説明したが、本発明はこれに限定されるこ
となく、高速スイッチング素子として使用される他の半
導体装置にも通用可能であるのは勿論である。
発尻夏処果
本発明方法によれば、半導体素子形成後、各領域内に発
生した結晶欠陥をゲッタリングし、その後高濃度の一導
電型基板を除去した上で、重金属からなる不純物を必要
量拡散させるようにしたから、半導体素子の各領域に形
成される結晶欠陥を必要最小限に設定することが可能と
なり、逆電圧印加等におけるリーク電流を大幅に抑制す
ることが実現容易となって耐圧の向上が図れる。その結
果、製品の歩留まりが向上すると共に低コストで信頼性
の高い製品を提供することができる。
生した結晶欠陥をゲッタリングし、その後高濃度の一導
電型基板を除去した上で、重金属からなる不純物を必要
量拡散させるようにしたから、半導体素子の各領域に形
成される結晶欠陥を必要最小限に設定することが可能と
なり、逆電圧印加等におけるリーク電流を大幅に抑制す
ることが実現容易となって耐圧の向上が図れる。その結
果、製品の歩留まりが向上すると共に低コストで信頼性
の高い製品を提供することができる。
第１図乃至第５図は本発明に係る半導体装置の製造方法
の一実施例における各工程を説明するための断面図、第
６図は本発明方法によって製造される半導体装置の断面
図である。第７図は従来方法を説明するための半導体装
置を示す断面図である。 （１０）・・・−導電型基板（サブストレート）、（１
１） −・エピタキシャル成長層、（１３） （１４
）（１５）−・・コレクタ、ベース、エミッタ領域、（
Ａ）・−・半導体素子、（ａ）・−・結晶欠陥。 特許出願人 ヵ！ＩＩＥＩ、Ｔ−？ｌ［＊□１−″代
理 人 江 環 省 吾
ｉ第７図往来の千４伜哀置ゆ竹胎図 手続補装置 １、事件の表示 昭和６０年 特許願 第２１１８２６号２、発明の名称
半導体装置の製造方法３、？！正をする者 事件との関係 特許出願人 名称 関西日本電気株式会社 ４、代理人
の一実施例における各工程を説明するための断面図、第
６図は本発明方法によって製造される半導体装置の断面
図である。第７図は従来方法を説明するための半導体装
置を示す断面図である。 （１０）・・・−導電型基板（サブストレート）、（１
１） −・エピタキシャル成長層、（１３） （１４
）（１５）−・・コレクタ、ベース、エミッタ領域、（
Ａ）・−・半導体素子、（ａ）・−・結晶欠陥。 特許出願人 ヵ！ＩＩＥＩ、Ｔ−？ｌ［＊□１−″代
理 人 江 環 省 吾
ｉ第７図往来の千４伜哀置ゆ竹胎図 手続補装置 １、事件の表示 昭和６０年 特許願 第２１１８２６号２、発明の名称
半導体装置の製造方法３、？！正をする者 事件との関係 特許出願人 名称 関西日本電気株式会社 ４、代理人
Claims (1)
- （１）高濃度の一導電型基板上に、低濃度の同一導電型
のエピタキシャル成長層を積層形成し、更にそのエピタ
キシャル成長層に他導電型の不純物を順次選択拡散して
半導体素子を形成する工程と、 上記半導体素子形成時、各領域内に発生した結晶欠陥を
不純物拡散によりゲッタリングする工程と、 前記高濃度の一導電型基板を除去する工程とへ上記半導
体素子の各領域内に重金属からなる不純物を必要量拡散
させる工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211826A JPS6272132A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211826A JPS6272132A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272132A true JPS6272132A (ja) | 1987-04-02 |
Family
ID=16612231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211826A Pending JPS6272132A (ja) | 1985-09-25 | 1985-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311126A (ja) * | 2004-04-22 | 2005-11-04 | Shin Etsu Handotai Co Ltd | ｐ型シリコン単結晶ウェーハ及びその製造方法 |
| US8329563B2 (en) | 2006-02-24 | 2012-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a gettering layer and manufacturing method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498570A (en) * | 1978-01-20 | 1979-08-03 | Nec Corp | Manufacture for semiconductor device |
-
1985
- 1985-09-25 JP JP60211826A patent/JPS6272132A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498570A (en) * | 1978-01-20 | 1979-08-03 | Nec Corp | Manufacture for semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311126A (ja) * | 2004-04-22 | 2005-11-04 | Shin Etsu Handotai Co Ltd | ｐ型シリコン単結晶ウェーハ及びその製造方法 |
| US8329563B2 (en) | 2006-02-24 | 2012-12-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a gettering layer and manufacturing method therefor |
| JP5151975B2 (ja) * | 2006-02-24 | 2013-02-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
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