JPH0473615B2 - - Google Patents
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- JPH0473615B2 JPH0473615B2 JP60268381A JP26838185A JPH0473615B2 JP H0473615 B2 JPH0473615 B2 JP H0473615B2 JP 60268381 A JP60268381 A JP 60268381A JP 26838185 A JP26838185 A JP 26838185A JP H0473615 B2 JPH0473615 B2 JP H0473615B2
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- layer
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、選択的ライフタイムコントロール技
術に関するもので、特にキヤリアライフタイムの
短い領域を選択的に設けた半導体層を具備する高
耐圧、高速動作の半導体装置とその製造方法に係
るものである。 ［発明の技術的背景とその問題点］ 従来の高耐圧半導体装置の一例として高耐圧ダ
イオードについて第５図を参照して説明する。 一般に高耐圧ダイオードにおいては、そのPN
接合の一方の側は極めて低い不純物濃度の層と
し、容易に空乏化し得るようにすると共に、その
層厚も厚くするように構成される。第５図のP+
層１に接合するN-層２は前記の低不純物濃度で
層厚の厚い領域である。N+層３は高不純物濃度
層で主として電極取り出しのため設けられる。 このような高耐圧ダイオードで高速動作を要求
される装置においては、逆回復特性を良好にする
必要があり、一般には例えばN-層２に注入され
る少数キヤリア（正孔）のライフタイムを短くす
るため、金、白金の重金属をライフタイムキラー
として拡散したり、中性子線、ガンマ線、電子線
等を照射したりする。これ等の方法でライフタイ
ムを短くした場合には、半導体基板の一部ではな
く、ほぼ全域のキヤリアライフタイムが短くな
る。従つてダイオードの順電圧降下VF（Forward
Voltage Drop）がライフタイムの短くなるのに
伴つて著しく増加する。特に逆耐電圧値VR
（Reverse Blocking Voltage）を1000V以上得よ
うとする設計では、必然的にPN接合の一方の側
を、例えばN-層２を極めて低濃度にかつ厚くす
る必要があり、VF増加の傾向は極めて顕著にな
る。 この問題点を解決するため、N-層２内の一部
分に主面と平行なライフタイムの短い領域を形成
する方法が提言されている。この方法の手段とし
ては、例えばプロトンのインプランテーシヨン技
術の応用等の報告があるが、いずれも実験研究段
階であり、実用化できる良好な方法は存在してい
ない。 ［発明の目的］ 本発明の目的は、前記問題点を解決するため半
導体層の内部に層面に平行なライフタイムの短い
選択的領域を形成した新しい構造の半導体装置及
びその製造方法を提供することである。 ［発明の概要］ 本発明の半導体装置は、一導電型の第１半導体
層と一導電型の第２半導体層とが接合しており、
該第１半導体層面の面方位と該第２半導体層面の
面方位とが互いに異なる接合面を含むその近傍に
キヤリアライフタイムが前記第１及び第２半導体
層より短い領域を有する複合半導体層と、該複合
半導体層の少なくとも１つの主面に設けられてい
る反対導電型の半導体層とからなるPN接合を具
備することを特徴とするものである。 また本発明の半導体装置の製造方法は、一導電
型の第１及び第２半導体層がそれぞれ露出するウ
エーハ主面を鏡面研磨する工程と、それぞれの前
記鏡面を結晶の面方位が互いに異なるように密着
接合して接合面を含むその近傍にキヤリアライフ
タイムが前記第１及び第２半導体層より短い接合
領域を形成する複合半導体層形成工程と、PN接
合を形成する工程とを含むことを特徴とする。 本発明の複合半導体層の接合面での電気的抵
抗、熱的抵抗は無視できる程小さい。また接合面
を含むその近傍には結晶上の不連続性等のためキ
ヤリアライフタイムの短いシリコン欠陥層もしく
はアモルフアス層が形成される。第１及び第２半
導体層の面方位が互いに異なるウエーハを使用す
るか或いはウエーハのオリエンテーシヨンフラツ
ト（ウエーハの三日月状の切り欠きの弦）を互い
に一致しないように重ねて接合する効果的な結晶
の乱れが得られて好ましい。 またキヤリアライフタイムの短い領域は接合面
を含むその近傍に限られ、この領域から数μｍ以
上離れた領域では、キヤリアライフタイムの減少
はなく、接合前のシリコンウエーハ基体のライフ
タイムが維持される。 このようにキヤリアライフタイムの短い領域を
選択的に設けた複合半導体層では蓄積された過剰
の少数キヤリアの消滅が速く、半導体装置の他の
特性を維持したまま、逆回復特性の改善が得られ
る。 ［発明の実施例］ 本発明の第１の実施例として高耐圧、高速整流
ダイオードについて以下説明する。第１図はこの
ダイオードの断面図で、１１ａは一導電型（N-
型）の第１半導体層で、１１ｂは一導電型（N-
型）の第２半導体層である。１１ｃは２つの第１
及び第２半導体層１１ａ及び１１ｂの接合面を含
むその近傍に形成されたキヤリアライフタイムが
第１、第２半導体層より短い領域（以下便宜上短
ライフタイム領域と呼ぶ）である。複合半導体層
１１は第１半導体層１１ａ、短ライフタイム領域
１１ｃ、第２半導体層１１ｂより構成される。１
３は一導電型の高濃度層（N+層）で電極（カソ
ードＫ）とのコンタクト層である。１２は反対導
電型Ｐの半導体層で複合半導体層１１とPN接合
１９を形成する。この実施例では高耐圧とするた
めP+層１２に比し第１及び第２半導体層１１ａ
及び１１ｂの不純物濃度は低く高抵抗（20〜60Ω
cm）で且つその厚さも厚い。 またこのPN接合ダイオード逆回復特性を改善
するには、PN接合近傍に短ライフタイム領域１
１ｃを配置することが好ましく、従つて第１半導
体層１１ａの厚さは第２半導体層１１ｂの厚さに
比してできるだけ薄く設計されている。 次に本発明の半導体装置の製造方法の工程のう
ち、まずシリコンウエーハ接着技術について説明
する。この技術は２枚のシリコンウエーハを一体
化し、且つ両シリコン基板間に形成される界面抵
抗を無視できるほど小さくする技術である。実際
の方法は２枚のシリコンウエーハの被接合面を予
め鏡面研磨して表面粗さ500Å以下としておき、
必要に応じて、そのシリコンウエーハの表面状態
によつては、H2O2＋H2SO4→HF→稀HFによる
前処理工程を引き続いて行う。これによりシリコ
ンウエーハ表面の脱脂及び被着するステインフイ
ルムを除去する。次にシリコンウエーハ鏡面を清
浄な水で数分程度水洗し、室温でスピンナー処理
のような脱水処理を実施する。この処理工程で
は、前記シリコンウエーハ鏡面に吸着していると
想定される水分はそのまま残し、過剰な水分を除
去するものであり、この吸着水分が殆ど揮散する
100℃以上の加熱乾燥は避ける。これらの処理を
経たシリコンウエーハを例えばクラス１以下の清
浄な大気雰囲気中に配置して、その鏡面間に異物
が実質的に介在しない状態で相互に密着して接合
する。なおこのようにして接合したシリコンウエ
ーハを200℃以上好ましくは1000℃〜1200℃で加
熱処理することにより接合強度を増大することが
できる。この方法によるシリコン接合界面は電気
的熱的な伝導障壁は形成せず、且つ物理的接着強
度も強く、あたかも単一のシリコン単結晶の如く
取り扱うことができる複合基板が得られる。 次に第１図に示す高耐圧高速整流ダイオードを
形成する場合の製造方法を説明する。一導電型
（N-型）の第１半導体層が露出するシリコンウエ
ーハ１４と同導電型（N-型）の第２半導体層が
露出するシリコンウエーハ１５とを用意し、前述
のシリコンウエーハ接着技術により第１半導体層
の鏡面と第２半導体層の鏡面を密着接合して第２
図ａに示す複合半導体基板を得る。このとき接合
面を含むその近傍に短ライフタイム領域１１ｃが
形成される。次にN-型ウエーハ１４に高濃度の
P+型不純物を拡散し、PN接合１９を形成する。
次にN+型不純物をN-型ウエーハ１５に拡散し、
第１図に示すP+−N-−N+整流ダイオードが形成
される。 また別の製造方法としてP+型ウエーハにN-型
の不純物を含む層を気相成長法によつて形成した
ものと、N-型ウエーハとを、前述の方法により
接着した後、N-型ウエーハの露出する表面上に、
より高濃度のN+型不純物を拡散することによつ
てP+−N-−N+整流ダイオードを形成することも
できる。この場合には気相成長させるN-型不純
物を含む層の厚みを数μｍに制御することが可能
であり、これにより極めてPN接合１９に近い所
に短ライフタイム領域１１ｃを形成することがで
きる。 この製造方法においては、接着する２枚のウエ
ーハの面方位が同一で結晶軸を合わせた場合で
も、接合面を含むその近傍には結晶性の乱れが生
じ短ライフタイム領域が形成される。しかし、例
えば接着する２枚のウエーハの面方位を（100）
と（111）或いは（100）と（911）等の組み合わ
せとするか、２枚のウエーハのオリエンテーシヨ
ンフラツトが一致しないように接着するとかし
て、結晶軸をずらせた方がより効果的に短ライフ
タイム領域を形成することができる。 次に第２の実施例の伝導度変調型MOS FET
について説明する。第３図はこの装置の断面図で
あつて、いわゆるVDMOS構造のドレイン領域に
続いてPN接合が形成されたものである。２１ａ
はN-型第１半導体層、２１ｂはN-型第２半導体
層、２１ｃは接合面を含むその近傍の短ライフタ
イム領域で、これらから成る複合半導体層２１領
域２１ｃを除く部分は、高抵抗でウエーハ基体の
キヤリアライフタイムを維持している。複合半導
体層２１はVDMOS FETのドレイン領域とPN
接合２９を持つダイオードのカソード領域を兼ね
ている。Ｐボデイ２３の基板表面に露出する部分
はゲート絶縁膜２８を介し半導体多結晶膜２７と
対向しチヤネルが形成される。２４はＮソース、
２５及び２６はソース電極及びゲート電極であ
る。２２はP+層でＮ型第１半導体層２１ａとPN
接合２９を形成する。アノード領域２２とカソー
ド領域を兼ねる複合半導体層２１とで第１図と相
似の整流ダイオードが形成される。このＮチヤネ
ル型伝導度変調型MOS FETの製造方法の１つ
の実施例は次のとおりである。P+型基板上（P+
層２２）に20〜60Ωcm程度のN-型高抵抗領域
（第１半導体層２１ａ）を気相成長させた基板と、
別のN-型高抵抗基板（第２半導体層２１ｂ）と
を前述のシリコンウエーハ接着技術により接合し
短ライフタイム領域２１ｃを形成する。しかる後
に公知の方法によりN-型高抵抗基板の露出する
表面上からＰ型不純物、N+型不純物を半導体多
結晶膜２７及びゲート絶縁膜２８をマスクとして
二重拡散してそれぞれＰボデイ２３、Ｎソース２
４を形成し、さらにゲート電極２６、ソース電極
２５を形成する。 同様にして本発明はサイリスタ等へも適用でき
る。第３の実施例として第４図に逆阻止３端子サ
イリスタの断面図を示す。３１ａはN-型の第１
半導体層、３１ｂはN-型の第２半導体層で３１
ｃはウエーハ接合面を含むその近傍に形成される
短ライフタイム領域で、これらより成る複合半導
体層３１はこのサイリスタのN-ベース層となる。
３２はP+エミツタ層、３３はP-ベース層、３４
はN+エミツタ層である。短ライフタイム層３１
ｃによりこのサイリスタのターンオフ特性は改善
される。 ［発明の効果］ 本発明によるPN接合ダイオードは低濃度層側
に厚さ1μｍ以下の短ライフタイム領域が選択的
に設けられているので、前記低濃度層の順方向の
電気抵抗を維持したまま、極性反転時の蓄積され
た過剰少数キヤリアの消滅速度を高めることがで
きる。従つてこのPN接合ダイオードを構成要素
として具備する整流用ダイオード、トランジスタ
或いはサイリスタ等の半導体装置の順方向電圧降
下を増大させることなく逆回復特性もしくはター
ンオフ特性を改善することができ、高耐圧、高速
動作の半導体装置が得られる。
術に関するもので、特にキヤリアライフタイムの
短い領域を選択的に設けた半導体層を具備する高
耐圧、高速動作の半導体装置とその製造方法に係
るものである。 ［発明の技術的背景とその問題点］ 従来の高耐圧半導体装置の一例として高耐圧ダ
イオードについて第５図を参照して説明する。 一般に高耐圧ダイオードにおいては、そのPN
接合の一方の側は極めて低い不純物濃度の層と
し、容易に空乏化し得るようにすると共に、その
層厚も厚くするように構成される。第５図のP+
層１に接合するN-層２は前記の低不純物濃度で
層厚の厚い領域である。N+層３は高不純物濃度
層で主として電極取り出しのため設けられる。 このような高耐圧ダイオードで高速動作を要求
される装置においては、逆回復特性を良好にする
必要があり、一般には例えばN-層２に注入され
る少数キヤリア（正孔）のライフタイムを短くす
るため、金、白金の重金属をライフタイムキラー
として拡散したり、中性子線、ガンマ線、電子線
等を照射したりする。これ等の方法でライフタイ
ムを短くした場合には、半導体基板の一部ではな
く、ほぼ全域のキヤリアライフタイムが短くな
る。従つてダイオードの順電圧降下VF（Forward
Voltage Drop）がライフタイムの短くなるのに
伴つて著しく増加する。特に逆耐電圧値VR
（Reverse Blocking Voltage）を1000V以上得よ
うとする設計では、必然的にPN接合の一方の側
を、例えばN-層２を極めて低濃度にかつ厚くす
る必要があり、VF増加の傾向は極めて顕著にな
る。 この問題点を解決するため、N-層２内の一部
分に主面と平行なライフタイムの短い領域を形成
する方法が提言されている。この方法の手段とし
ては、例えばプロトンのインプランテーシヨン技
術の応用等の報告があるが、いずれも実験研究段
階であり、実用化できる良好な方法は存在してい
ない。 ［発明の目的］ 本発明の目的は、前記問題点を解決するため半
導体層の内部に層面に平行なライフタイムの短い
選択的領域を形成した新しい構造の半導体装置及
びその製造方法を提供することである。 ［発明の概要］ 本発明の半導体装置は、一導電型の第１半導体
層と一導電型の第２半導体層とが接合しており、
該第１半導体層面の面方位と該第２半導体層面の
面方位とが互いに異なる接合面を含むその近傍に
キヤリアライフタイムが前記第１及び第２半導体
層より短い領域を有する複合半導体層と、該複合
半導体層の少なくとも１つの主面に設けられてい
る反対導電型の半導体層とからなるPN接合を具
備することを特徴とするものである。 また本発明の半導体装置の製造方法は、一導電
型の第１及び第２半導体層がそれぞれ露出するウ
エーハ主面を鏡面研磨する工程と、それぞれの前
記鏡面を結晶の面方位が互いに異なるように密着
接合して接合面を含むその近傍にキヤリアライフ
タイムが前記第１及び第２半導体層より短い接合
領域を形成する複合半導体層形成工程と、PN接
合を形成する工程とを含むことを特徴とする。 本発明の複合半導体層の接合面での電気的抵
抗、熱的抵抗は無視できる程小さい。また接合面
を含むその近傍には結晶上の不連続性等のためキ
ヤリアライフタイムの短いシリコン欠陥層もしく
はアモルフアス層が形成される。第１及び第２半
導体層の面方位が互いに異なるウエーハを使用す
るか或いはウエーハのオリエンテーシヨンフラツ
ト（ウエーハの三日月状の切り欠きの弦）を互い
に一致しないように重ねて接合する効果的な結晶
の乱れが得られて好ましい。 またキヤリアライフタイムの短い領域は接合面
を含むその近傍に限られ、この領域から数μｍ以
上離れた領域では、キヤリアライフタイムの減少
はなく、接合前のシリコンウエーハ基体のライフ
タイムが維持される。 このようにキヤリアライフタイムの短い領域を
選択的に設けた複合半導体層では蓄積された過剰
の少数キヤリアの消滅が速く、半導体装置の他の
特性を維持したまま、逆回復特性の改善が得られ
る。 ［発明の実施例］ 本発明の第１の実施例として高耐圧、高速整流
ダイオードについて以下説明する。第１図はこの
ダイオードの断面図で、１１ａは一導電型（N-
型）の第１半導体層で、１１ｂは一導電型（N-
型）の第２半導体層である。１１ｃは２つの第１
及び第２半導体層１１ａ及び１１ｂの接合面を含
むその近傍に形成されたキヤリアライフタイムが
第１、第２半導体層より短い領域（以下便宜上短
ライフタイム領域と呼ぶ）である。複合半導体層
１１は第１半導体層１１ａ、短ライフタイム領域
１１ｃ、第２半導体層１１ｂより構成される。１
３は一導電型の高濃度層（N+層）で電極（カソ
ードＫ）とのコンタクト層である。１２は反対導
電型Ｐの半導体層で複合半導体層１１とPN接合
１９を形成する。この実施例では高耐圧とするた
めP+層１２に比し第１及び第２半導体層１１ａ
及び１１ｂの不純物濃度は低く高抵抗（20〜60Ω
cm）で且つその厚さも厚い。 またこのPN接合ダイオード逆回復特性を改善
するには、PN接合近傍に短ライフタイム領域１
１ｃを配置することが好ましく、従つて第１半導
体層１１ａの厚さは第２半導体層１１ｂの厚さに
比してできるだけ薄く設計されている。 次に本発明の半導体装置の製造方法の工程のう
ち、まずシリコンウエーハ接着技術について説明
する。この技術は２枚のシリコンウエーハを一体
化し、且つ両シリコン基板間に形成される界面抵
抗を無視できるほど小さくする技術である。実際
の方法は２枚のシリコンウエーハの被接合面を予
め鏡面研磨して表面粗さ500Å以下としておき、
必要に応じて、そのシリコンウエーハの表面状態
によつては、H2O2＋H2SO4→HF→稀HFによる
前処理工程を引き続いて行う。これによりシリコ
ンウエーハ表面の脱脂及び被着するステインフイ
ルムを除去する。次にシリコンウエーハ鏡面を清
浄な水で数分程度水洗し、室温でスピンナー処理
のような脱水処理を実施する。この処理工程で
は、前記シリコンウエーハ鏡面に吸着していると
想定される水分はそのまま残し、過剰な水分を除
去するものであり、この吸着水分が殆ど揮散する
100℃以上の加熱乾燥は避ける。これらの処理を
経たシリコンウエーハを例えばクラス１以下の清
浄な大気雰囲気中に配置して、その鏡面間に異物
が実質的に介在しない状態で相互に密着して接合
する。なおこのようにして接合したシリコンウエ
ーハを200℃以上好ましくは1000℃〜1200℃で加
熱処理することにより接合強度を増大することが
できる。この方法によるシリコン接合界面は電気
的熱的な伝導障壁は形成せず、且つ物理的接着強
度も強く、あたかも単一のシリコン単結晶の如く
取り扱うことができる複合基板が得られる。 次に第１図に示す高耐圧高速整流ダイオードを
形成する場合の製造方法を説明する。一導電型
（N-型）の第１半導体層が露出するシリコンウエ
ーハ１４と同導電型（N-型）の第２半導体層が
露出するシリコンウエーハ１５とを用意し、前述
のシリコンウエーハ接着技術により第１半導体層
の鏡面と第２半導体層の鏡面を密着接合して第２
図ａに示す複合半導体基板を得る。このとき接合
面を含むその近傍に短ライフタイム領域１１ｃが
形成される。次にN-型ウエーハ１４に高濃度の
P+型不純物を拡散し、PN接合１９を形成する。
次にN+型不純物をN-型ウエーハ１５に拡散し、
第１図に示すP+−N-−N+整流ダイオードが形成
される。 また別の製造方法としてP+型ウエーハにN-型
の不純物を含む層を気相成長法によつて形成した
ものと、N-型ウエーハとを、前述の方法により
接着した後、N-型ウエーハの露出する表面上に、
より高濃度のN+型不純物を拡散することによつ
てP+−N-−N+整流ダイオードを形成することも
できる。この場合には気相成長させるN-型不純
物を含む層の厚みを数μｍに制御することが可能
であり、これにより極めてPN接合１９に近い所
に短ライフタイム領域１１ｃを形成することがで
きる。 この製造方法においては、接着する２枚のウエ
ーハの面方位が同一で結晶軸を合わせた場合で
も、接合面を含むその近傍には結晶性の乱れが生
じ短ライフタイム領域が形成される。しかし、例
えば接着する２枚のウエーハの面方位を（100）
と（111）或いは（100）と（911）等の組み合わ
せとするか、２枚のウエーハのオリエンテーシヨ
ンフラツトが一致しないように接着するとかし
て、結晶軸をずらせた方がより効果的に短ライフ
タイム領域を形成することができる。 次に第２の実施例の伝導度変調型MOS FET
について説明する。第３図はこの装置の断面図で
あつて、いわゆるVDMOS構造のドレイン領域に
続いてPN接合が形成されたものである。２１ａ
はN-型第１半導体層、２１ｂはN-型第２半導体
層、２１ｃは接合面を含むその近傍の短ライフタ
イム領域で、これらから成る複合半導体層２１領
域２１ｃを除く部分は、高抵抗でウエーハ基体の
キヤリアライフタイムを維持している。複合半導
体層２１はVDMOS FETのドレイン領域とPN
接合２９を持つダイオードのカソード領域を兼ね
ている。Ｐボデイ２３の基板表面に露出する部分
はゲート絶縁膜２８を介し半導体多結晶膜２７と
対向しチヤネルが形成される。２４はＮソース、
２５及び２６はソース電極及びゲート電極であ
る。２２はP+層でＮ型第１半導体層２１ａとPN
接合２９を形成する。アノード領域２２とカソー
ド領域を兼ねる複合半導体層２１とで第１図と相
似の整流ダイオードが形成される。このＮチヤネ
ル型伝導度変調型MOS FETの製造方法の１つ
の実施例は次のとおりである。P+型基板上（P+
層２２）に20〜60Ωcm程度のN-型高抵抗領域
（第１半導体層２１ａ）を気相成長させた基板と、
別のN-型高抵抗基板（第２半導体層２１ｂ）と
を前述のシリコンウエーハ接着技術により接合し
短ライフタイム領域２１ｃを形成する。しかる後
に公知の方法によりN-型高抵抗基板の露出する
表面上からＰ型不純物、N+型不純物を半導体多
結晶膜２７及びゲート絶縁膜２８をマスクとして
二重拡散してそれぞれＰボデイ２３、Ｎソース２
４を形成し、さらにゲート電極２６、ソース電極
２５を形成する。 同様にして本発明はサイリスタ等へも適用でき
る。第３の実施例として第４図に逆阻止３端子サ
イリスタの断面図を示す。３１ａはN-型の第１
半導体層、３１ｂはN-型の第２半導体層で３１
ｃはウエーハ接合面を含むその近傍に形成される
短ライフタイム領域で、これらより成る複合半導
体層３１はこのサイリスタのN-ベース層となる。
３２はP+エミツタ層、３３はP-ベース層、３４
はN+エミツタ層である。短ライフタイム層３１
ｃによりこのサイリスタのターンオフ特性は改善
される。 ［発明の効果］ 本発明によるPN接合ダイオードは低濃度層側
に厚さ1μｍ以下の短ライフタイム領域が選択的
に設けられているので、前記低濃度層の順方向の
電気抵抗を維持したまま、極性反転時の蓄積され
た過剰少数キヤリアの消滅速度を高めることがで
きる。従つてこのPN接合ダイオードを構成要素
として具備する整流用ダイオード、トランジスタ
或いはサイリスタ等の半導体装置の順方向電圧降
下を増大させることなく逆回復特性もしくはター
ンオフ特性を改善することができ、高耐圧、高速
動作の半導体装置が得られる。
第１図は本発明の第１の実施例の高耐圧整流ダ
イオードの断面図、第２図ａ及びｂは第１図の高
耐圧整流ダイオードの製造工程を示す断面図、第
３図は第２の実施例の伝導度変調型MOS FET
の断面図、第４図は第３の実施例の逆阻止３端子
サイリスタの断面図、第５図は従来の高耐圧整流
ダイオードの断面図である。 １１，２１，３１……複合半導体層、１１ａ，
２１ａ，３１ａ……一導電型の第１半導体層
（N-型第１半導体層）、１１ｂ，２１ｂ，３１ｂ
……一導電型の第２半導体層（N-型第２半導体
層）、１１ｃ，２１ｃ，３１ｃ……接合面を含む
その近傍のキヤリアライフタイムの短い領域（短
ライフタイム領域）、１２，２２，３２……反対
導電型の半導体層（P+層）、１４……一導電型の
第１半導体層が露出するウエーハ、１５……一導
電型の第２半導体層が露出するウエーハ、１９，
２９……PN接合。
イオードの断面図、第２図ａ及びｂは第１図の高
耐圧整流ダイオードの製造工程を示す断面図、第
３図は第２の実施例の伝導度変調型MOS FET
の断面図、第４図は第３の実施例の逆阻止３端子
サイリスタの断面図、第５図は従来の高耐圧整流
ダイオードの断面図である。 １１，２１，３１……複合半導体層、１１ａ，
２１ａ，３１ａ……一導電型の第１半導体層
（N-型第１半導体層）、１１ｂ，２１ｂ，３１ｂ
……一導電型の第２半導体層（N-型第２半導体
層）、１１ｃ，２１ｃ，３１ｃ……接合面を含む
その近傍のキヤリアライフタイムの短い領域（短
ライフタイム領域）、１２，２２，３２……反対
導電型の半導体層（P+層）、１４……一導電型の
第１半導体層が露出するウエーハ、１５……一導
電型の第２半導体層が露出するウエーハ、１９，
２９……PN接合。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の第１半導体層と一導電型の第２半
導体層とが接合しており、該第１半導体層面の面
方位と該第２半導体層面の面方位とが互いに異な
る接合面を含むその近傍にキヤリアライフタイム
が前記第１及び第２半導体層より短い領域を有す
る複合半導体層と、該複合半導体層の少なくとも
１つの主面に設けられている反対導電型の半導体
層とからなるPN接合を具備することを特徴とす
る半導体装置。 ２ (a) 一導電型の第１半導体層が露出するウエ
ーハ主面を鏡面研磨する工程と、 (b) 一導電型の第２半導体層が露出するウエーハ
主面を鏡面研磨する工程と、 (c) 第１半導体層の前記鏡面と第２半導体層の前
記鏡面とを両鏡面の結晶の面方位が互いに異な
るように密着接合すると共にこの接合面を含む
その近傍にキヤリアライフタイムが前記第１及
び第２半導体層より短い接合領域を形成する複
合半導体層形成工程と、 (d) PN接合を形成する工程と を含むことを特徴とする半導体装置の製造方法。 ３ 第１半導体層が露出するウエーハのオリエン
テーシヨンフラツトと第２半導体層が露出するウ
エーハのオリエンテーシヨンフラツトとが一致し
ないように重ねて密着接合する特許請求の範囲第
２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26838185A JPS62128532A (ja) | 1985-11-30 | 1985-11-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26838185A JPS62128532A (ja) | 1985-11-30 | 1985-11-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128532A JPS62128532A (ja) | 1987-06-10 |
| JPH0473615B2 true JPH0473615B2 (ja) | 1992-11-24 |
Family
ID=17457696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26838185A Granted JPS62128532A (ja) | 1985-11-30 | 1985-11-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128532A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164218A (en) * | 1989-05-12 | 1992-11-17 | Nippon Soken, Inc. | Semiconductor device and a method for producing the same |
| JP2797046B2 (ja) * | 1992-07-08 | 1998-09-17 | 尚茂 玉蟲 | プレーナ構造を有する静電誘導ダイオード |
| JP2808213B2 (ja) * | 1992-07-15 | 1998-10-08 | 尚茂 玉蟲 | 埋込み構造もしくは切込み構造を有する静電誘導ダイオード |
| JP3252569B2 (ja) * | 1993-11-09 | 2002-02-04 | 株式会社デンソー | 絶縁分離基板及びそれを用いた半導体装置及びその製造方法 |
| JPH07263721A (ja) * | 1994-03-25 | 1995-10-13 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| JP4856419B2 (ja) * | 2005-11-29 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 双方向プレーナ型ダイオード |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071791B2 (ja) * | 1984-05-09 | 1995-01-11 | 株式会社東芝 | 半導体基板の製造方法 |
-
1985
- 1985-11-30 JP JP26838185A patent/JPS62128532A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128532A (ja) | 1987-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |