JPS6272224A - デイジタルｐｌｌ回路 - Google Patents
デイジタルｐｌｌ回路Info
- Publication number
- JPS6272224A JPS6272224A JP60211597A JP21159785A JPS6272224A JP S6272224 A JPS6272224 A JP S6272224A JP 60211597 A JP60211597 A JP 60211597A JP 21159785 A JP21159785 A JP 21159785A JP S6272224 A JPS6272224 A JP S6272224A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- frequency divider
- phase difference
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000006187 pill Substances 0.000 title 1
- 230000010355 oscillation Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はディジタルＰＬＬ （フェイズロックドループ
）回路に関し、特に通信装置や信号処理等に使用される
ディジタルＰＬＬ回路に関する。
）回路に関し、特に通信装置や信号処理等に使用される
ディジタルＰＬＬ回路に関する。
従来技術
通信装置や信月処理装貿などでは、外部クロック信号と
の同期をとるためにＰＬＬ回路が使用されている。特に
、最近はディジタル技術やＬＳＩ技術等が進歩しており
、ディジタルＰＬＬ回路も種々のものが考えられている
。例えば、ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ Ｉ
ＥＥＥ Ｖｏｌ、６９ ＮＯ，４，１９８１，Ｐ４１０
〜４３１゛６八５ｕｒｖｅｙ ｏｆ Ｄｉｇｉｔａｌ
Ｐｈａｓｅ−Ｌｏｃｋｅｄ ＬＯＯＤ３” を参
照のこと。
の同期をとるためにＰＬＬ回路が使用されている。特に
、最近はディジタル技術やＬＳＩ技術等が進歩しており
、ディジタルＰＬＬ回路も種々のものが考えられている
。例えば、ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ Ｉ
ＥＥＥ Ｖｏｌ、６９ ＮＯ，４，１９８１，Ｐ４１０
〜４３１゛６八５ｕｒｖｅｙ ｏｆ Ｄｉｇｉｔａｌ
Ｐｈａｓｅ−Ｌｏｃｋｅｄ ＬＯＯＤ３” を参
照のこと。
従来のディジタルＰＬＬ回路の一例を第２図に示す。以
下、この第２図に従って従来のディジタルＰＬＬ回路の
動作を詳細に説明する。固定周波数の発振器１の出力を
、その分周比を外部制御信号ｅにより制御可能な分周器
２により分周する。
下、この第２図に従って従来のディジタルＰＬＬ回路の
動作を詳細に説明する。固定周波数の発振器１の出力を
、その分周比を外部制御信号ｅにより制御可能な分周器
２により分周する。
微分回路４において、その分周器２の出力すの立ち上が
りの時点で短いパルス信号を発生せしめて計数回路５の
リセット端子にそのパルス信号を入力する。
りの時点で短いパルス信号を発生せしめて計数回路５の
リセット端子にそのパルス信号を入力する。
一方、計数回路５のクロック端子にはクロック信号Ｃを
入力する。この信号Ｃの周波数としては分周器２の出力
の周波数よりも十分高く設定する。
入力する。この信号Ｃの周波数としては分周器２の出力
の周波数よりも十分高く設定する。
この計数回路５の出力を記憶回路６によって、外部クロ
ックａの立ち上がりの時点で保持する。
ックａの立ち上がりの時点で保持する。
このような構成により、分周器２の出力すの立ち上がり
から、外部クロックａの立ち上がりまでの間のクロック
Ｃの発生数を計数回路５によりカウントし、そのカウン
ト値を記憶回路６に保持する。すなわち、信号すと信号
ａどの位相差をクロックＣのカウント値の形で計測する
ものである。
から、外部クロックａの立ち上がりまでの間のクロック
Ｃの発生数を計数回路５によりカウントし、そのカウン
ト値を記憶回路６に保持する。すなわち、信号すと信号
ａどの位相差をクロックＣのカウント値の形で計測する
ものである。
この記憶回路６の出力を信号処理部７に入力することに
より、低域濾波して前記分周器２の分周比を制御する制
御信号を出力し、分周器２の出力すと外部信＠ａとの位
相差を零またはある一定値とすることによりＰＬＬ回路
を実現しているのである。
より、低域濾波して前記分周器２の分周比を制御する制
御信号を出力し、分周器２の出力すと外部信＠ａとの位
相差を零またはある一定値とすることによりＰＬＬ回路
を実現しているのである。
上述した従来のディジタルＰＬＬ回路の例では、計数回
路５．記憶回路６及び信号処理部７の処理可能ビット数
をｎビットとした場合、分周器２の出力の一周期Ｔ秒の
間隔をクロックＣでカウントしてｎビット内に納まるよ
うにする必要がある。
路５．記憶回路６及び信号処理部７の処理可能ビット数
をｎビットとした場合、分周器２の出力の一周期Ｔ秒の
間隔をクロックＣでカウントしてｎビット内に納まるよ
うにする必要がある。
すなわら、クロックＣの周期をＴｃ（秒）とすると、
Ｔ＜２ ・Ｔｃ ・・・・・・
（１）の不等式が成立する必要がある。
（１）の不等式が成立する必要がある。
一方、信号すと信号ａの位相差の検出精度はクロックＣ
の周期Ｔｃに反比例する。すなわち、精度を上げるため
にはクロックＣの周１１］Ｔｃを短くする必要がある。
の周期Ｔｃに反比例する。すなわち、精度を上げるため
にはクロックＣの周１１］Ｔｃを短くする必要がある。
従って、上の二つの条件より、クロックＣの周期Ｔｃを
短くして位相差の検出精度を上げ、ＰＬＬの制御特性す
なわち定常時の位相偏移を抑えるためには、ビット数ｎ
を大きくする必要があり、計数回路５．記憶回路６及び
信号処理部７の回路規模が大きくなるという欠点がある
。
短くして位相差の検出精度を上げ、ＰＬＬの制御特性す
なわち定常時の位相偏移を抑えるためには、ビット数ｎ
を大きくする必要があり、計数回路５．記憶回路６及び
信号処理部７の回路規模が大きくなるという欠点がある
。
１１立亘ｊ
本発明の目的は、各回路の処理可能なビット数を大とす
ることなく定常動作時の位相差検出精度を上げることが
できるようにしたディジタルＰＬＬ回路を提供すること
である。
ることなく定常動作時の位相差検出精度を上げることが
できるようにしたディジタルＰＬＬ回路を提供すること
である。
１１立且遁
本発明によるディジタルＰＬＬ回路は、発振器と、この
発振器の発揚周波数を分周する分周器と、この分周器の
分周出力信号と外部信号との位相差に相当する期間・ク
ロック信号を計数する計数手段と、この計数手段の計数
結果に応じて前記分周器の分周比を制御する制御手段と
を含むディジタルＰＬＬ回路であって、前記計数結果に
応じて前記クロック信号の周波数を制御自在としてなる
ことを特徴とする。
発振器の発揚周波数を分周する分周器と、この分周器の
分周出力信号と外部信号との位相差に相当する期間・ク
ロック信号を計数する計数手段と、この計数手段の計数
結果に応じて前記分周器の分周比を制御する制御手段と
を含むディジタルＰＬＬ回路であって、前記計数結果に
応じて前記クロック信号の周波数を制御自在としてなる
ことを特徴とする。
実施例
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり、従
来技術を示す第２図と同様な要素及び信号については同
一の参照符号を用いている。第２図の従来例と異なると
ころは以下の点である。すなわち、発振器１の出力を分
周する分周比可変の第２の分周器３を有し、その出力信
号Ｃを計数回路５のクロックとして入力し、この第２の
分周器の分周比を信号処理部７より出力される信号ｄに
よって可変されている。他の構成は第２図と同様となっ
ている。
来技術を示す第２図と同様な要素及び信号については同
一の参照符号を用いている。第２図の従来例と異なると
ころは以下の点である。すなわち、発振器１の出力を分
周する分周比可変の第２の分周器３を有し、その出力信
号Ｃを計数回路５のクロックとして入力し、この第２の
分周器の分周比を信号処理部７より出力される信号ｄに
よって可変されている。他の構成は第２図と同様となっ
ている。
第１の分周器２の出力信号すと外部からの信号ａどの位
相差が大きい場合、すなわちＰＬＬの引き込み動作中の
時には第２の分周器３の分周比を大きくすることにより
、その出力信１ｉ４ｃの周期ＴＣを長くし、計数回路５
．記憶回路６及び信号処理部７のビット数ｎとの関係が
前記式（１）の不等式を満足するようにする。
相差が大きい場合、すなわちＰＬＬの引き込み動作中の
時には第２の分周器３の分周比を大きくすることにより
、その出力信１ｉ４ｃの周期ＴＣを長くし、計数回路５
．記憶回路６及び信号処理部７のビット数ｎとの関係が
前記式（１）の不等式を満足するようにする。
次に、ＰＬＬの引き込み動作が完了し、信号すと信号ａ
との位相差が小さくなった時、すなわち位相差がへＴ以
下になった時に、第２の分周器３の分周比を小さくし、
その出力信号Ｃの周１１Ｔｃが下記の不等式、 ＴＯ〉ΔＴ／２° ・・・・・・（２）を満
足する範囲内でできるだけ短くする。
との位相差が小さくなった時、すなわち位相差がへＴ以
下になった時に、第２の分周器３の分周比を小さくし、
その出力信号Ｃの周１１Ｔｃが下記の不等式、 ＴＯ〉ΔＴ／２° ・・・・・・（２）を満
足する範囲内でできるだけ短くする。
一方、前述したようにＪ１数回路５のクロックの周期Ｔ
Ｃと信号すと信号ａの位相差検出精度とは反比例する。
Ｃと信号すと信号ａの位相差検出精度とは反比例する。
従って、上記したようにＰＬＬの定常時にクロッ、り信
号Ｃの周期を短くすることにより、位相差検出精度をよ
り一層上げることができることになるのである。
号Ｃの周期を短くすることにより、位相差検出精度をよ
り一層上げることができることになるのである。
尚、上記実施例では、計数回路５のクロック信号として
発振器１の出力を分周したものを用いているが、他の発
振器を用いても良い。また、外部制御信号により発振周
波数が可変自在な発振器を用い、この発振周波数を信号
処理部７からの制御信号ｄによって可変するようにして
も良いことは明白である。
発振器１の出力を分周したものを用いているが、他の発
振器を用いても良い。また、外部制御信号により発振周
波数が可変自在な発振器を用い、この発振周波数を信号
処理部７からの制御信号ｄによって可変するようにして
も良いことは明白である。
発明の詳細
な説明し、たように、本発明によれば、従来技術のディ
ジタルＰＬＬ回路に分周比を可変制御可能な分周器を追
加することにより、計数回路、記憶回路及び信号処理部
の処理可能ビット数ｎを大きくすることなく、ＰＬＬの
定常時の位相差検出精度を上げることができるため、定
常時の位相特性を容易に向上させることができるという
効果がある。
ジタルＰＬＬ回路に分周比を可変制御可能な分周器を追
加することにより、計数回路、記憶回路及び信号処理部
の処理可能ビット数ｎを大きくすることなく、ＰＬＬの
定常時の位相差検出精度を上げることができるため、定
常時の位相特性を容易に向上させることができるという
効果がある。
第１図は本発明の実施例のブロック図、第２図は従来の
ディジタルＰＬＬ回路のブロック図である。 主要部分の符号の説明 １・・・・・・発振器 ２．３・・・・・・分周器 ５・・・・・・計数回路 ６・・・・・・記憶回路 ７・・・・・・信号処理部
ディジタルＰＬＬ回路のブロック図である。 主要部分の符号の説明 １・・・・・・発振器 ２．３・・・・・・分周器 ５・・・・・・計数回路 ６・・・・・・記憶回路 ７・・・・・・信号処理部
Claims (1)
- 発振器と、この発振器の発振周波数を分周する分周器と
、この分周器の分周出力信号と外部信号との位相差に相
当する期間クロック信号を計数する計数手段と、この計
数手段の計数結果に応じて前記分周器の分周比を制御す
る制御手段とを含むディジタルＰＬＬ回路であって、前
記計数結果に応じて前記クロック信号の周波数を制御自
在としてなることを特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211597A JPS6272224A (ja) | 1985-09-25 | 1985-09-25 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211597A JPS6272224A (ja) | 1985-09-25 | 1985-09-25 | デイジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272224A true JPS6272224A (ja) | 1987-04-02 |
Family
ID=16608395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211597A Pending JPS6272224A (ja) | 1985-09-25 | 1985-09-25 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496553B1 (en) | 1997-12-19 | 2002-12-17 | Nec Corporation | PLL for reproducing standard clock from random time information |
-
1985
- 1985-09-25 JP JP60211597A patent/JPS6272224A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496553B1 (en) | 1997-12-19 | 2002-12-17 | Nec Corporation | PLL for reproducing standard clock from random time information |
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