JPS6273492A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6273492A JPS6273492A JP60213948A JP21394885A JPS6273492A JP S6273492 A JPS6273492 A JP S6273492A JP 60213948 A JP60213948 A JP 60213948A JP 21394885 A JP21394885 A JP 21394885A JP S6273492 A JPS6273492 A JP S6273492A
- Authority
- JP
- Japan
- Prior art keywords
- inverse
- digit
- digit lines
- digit line
- sense amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100369641 Mus musculus Tigit gene Proteins 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発８Ａは半導体メモリ装ｆｔＫ関し、特にダイナミッ
クＲＡＭのセンスアンプの配置に関する。
クＲＡＭのセンスアンプの配置に関する。
従来、第２図に示すように、メモリセルに接続するディ
ジット線Ｄｌ−Ｄ１〜Ｄ３・Ｄ３ の列の一方の端にの
みセンスアンプ８１〜Ｓ３を配し、この−センスアンプ
Ｓ１に２本のティジット線Ｄ１・Ｄｌを接続し、また、
他のセンスアンプ及びディジット綴金てにおいても同様
な構成となっていた。
ジット線Ｄｌ−Ｄ１〜Ｄ３・Ｄ３ の列の一方の端にの
みセンスアンプ８１〜Ｓ３を配し、この−センスアンプ
Ｓ１に２本のティジット線Ｄ１・Ｄｌを接続し、また、
他のセンスアンプ及びディジット綴金てにおいても同様
な構成となっていた。
上述した従来の半導体メモリ装置において、高集積化の
方間として、メモリセルサイズの縮小があり、七扛とと
もに、ディジット線間の間隔もちいさくなる。よって、
センスアンプの列方向に占める割合も小さくする必要か
める。しかし、センスアンフ全構成するトランジスタを
形成−ｊるノＩＣ必要な大きさなどの制限によって、セ
ンスアンプの列方向の縮小には限界があり、これがメモ
リセルサイズと同じディジット線間の間隔よりも大きく
なると、メモリセルサイズがいくらちいさくてもセンス
アンプの列方向の大きさでディジット線間の間隔が決定
さｎ１メモリセルサイズの縮小が進んでも、チップサイ
ズは小さくならないなどの欠点かめる。
方間として、メモリセルサイズの縮小があり、七扛とと
もに、ディジット線間の間隔もちいさくなる。よって、
センスアンプの列方向に占める割合も小さくする必要か
める。しかし、センスアンフ全構成するトランジスタを
形成−ｊるノＩＣ必要な大きさなどの制限によって、セ
ンスアンプの列方向の縮小には限界があり、これがメモ
リセルサイズと同じディジット線間の間隔よりも大きく
なると、メモリセルサイズがいくらちいさくてもセンス
アンプの列方向の大きさでディジット線間の間隔が決定
さｎ１メモリセルサイズの縮小が進んでも、チップサイ
ズは小さくならないなどの欠点かめる。
本発明はディジット線列の両端に各々１列のセンスアン
プを配し、一方のセンスアンプ列のみに接続するディジ
ット線をこのディジット線列の奇数番目（ま九は、偶数
番目）に配し、他方のセンスアンプ列のみＶＣ接続する
ディジット線をこのディジット線列の偶数番目（または
、奇数番目）に配している。
プを配し、一方のセンスアンプ列のみに接続するディジ
ット線をこのディジット線列の奇数番目（ま九は、偶数
番目）に配し、他方のセンスアンプ列のみＶＣ接続する
ディジット線をこのディジット線列の偶数番目（または
、奇数番目）に配している。
仄に、本発明について図面全参照して説明する。
第１図は本発明の一実施例でめる。ディジット線ＤＩ、
ＤＩ〜Ｄ６．Ｄ６列の一方の端にセンスアンプ８１〜８
３ｉ配し、このセンスアンプ８１，８２゜Ｓ３ の各々
にディジット線Ｄ１・ＤＩ、Ｄ２・Ｄ２ 、 Ｄ３・Ｄ
３ の各々２本を接続し、ｔｅ、ディジット線ＤＩ、
ＤＩ〜Ｄ６．Ｄ６列の他方の端にセンスアンプ８４〜Ｓ
６を配し、このセンスアンプ８４，８５゜Ｓ６の各々に
ディジット線Ｄ４・Ｄ４、Ｄ５・Ｄ５、Ｄ６・Ｄ６の各
々２本を接続する。
ＤＩ〜Ｄ６．Ｄ６列の一方の端にセンスアンプ８１〜８
３ｉ配し、このセンスアンプ８１，８２゜Ｓ３ の各々
にディジット線Ｄ１・ＤＩ、Ｄ２・Ｄ２ 、 Ｄ３・Ｄ
３ の各々２本を接続し、ｔｅ、ディジット線ＤＩ、
ＤＩ〜Ｄ６．Ｄ６列の他方の端にセンスアンプ８４〜Ｓ
６を配し、このセンスアンプ８４，８５゜Ｓ６の各々に
ディジット線Ｄ４・Ｄ４、Ｄ５・Ｄ５、Ｄ６・Ｄ６の各
々２本を接続する。
この時、ディジット線ＤＩ！ＤＩ、Ｄ２・Ｄ２．Ｄ３・
Ｄ３をディジット線列の上方向から奇数番目に配し、デ
ィジット線Ｄ４・Ｄ４．Ｄ５・Ｄ５．Ｄ６・Ｄ６ ｔ−
偶数番目に配している。こｎ以外のディジット線も同様
とする。
Ｄ３をディジット線列の上方向から奇数番目に配し、デ
ィジット線Ｄ４・Ｄ４．Ｄ５・Ｄ５．Ｄ６・Ｄ６ ｔ−
偶数番目に配している。こｎ以外のディジット線も同様
とする。
以上説明したように本発明は、ディジット線の両端にセ
ンスアンプを配し、各ディジット線は１本ごとにディジ
ット線の両端各々Ｖｃ１列あるセンスアンプの片側の列
のセンスアンプに交互に接続することにより、ディジッ
ト線の片側にのみセンス７ンプが存在するときのセンス
アンブト同一ノものを使用して、このディジット線の間
隔を２分の１にすることができる効果かめる。
ンスアンプを配し、各ディジット線は１本ごとにディジ
ット線の両端各々Ｖｃ１列あるセンスアンプの片側の列
のセンスアンプに交互に接続することにより、ディジッ
ト線の片側にのみセンス７ンプが存在するときのセンス
アンブト同一ノものを使用して、このディジット線の間
隔を２分の１にすることができる効果かめる。
第１図は本発明の一実施例に係る半導体メモリ装置のセ
ル周辺部のブロック図、第２図は従来の一般的な半導体
メモリ装置のセル周辺部のブロック図である。 １・・・・・・行デコーダ、Ｄｌ・Ｄｌ〜Ｄ６・Ｄ６・
・・・・・ディジット線、Ｍｌ〜Ｍ１２・・・・・・メ
モリセル、８１〜ｓ６・・・センスアンプ、Ｗｌ、Ｗ２
・・・・・・ ワード線。 代理人 弁理士 内 原 晋 ゛４・、二ノ′ 茅 ｌ 圀
ル周辺部のブロック図、第２図は従来の一般的な半導体
メモリ装置のセル周辺部のブロック図である。 １・・・・・・行デコーダ、Ｄｌ・Ｄｌ〜Ｄ６・Ｄ６・
・・・・・ディジット線、Ｍｌ〜Ｍ１２・・・・・・メ
モリセル、８１〜ｓ６・・・センスアンプ、Ｗｌ、Ｗ２
・・・・・・ ワード線。 代理人 弁理士 内 原 晋 ゛４・、二ノ′ 茅 ｌ 圀
Claims (1)
- ディジット線列の両端に各々１列のセンスアンプを置き
、前記一方のセンスアンプ列のみに接続するディジット
線を前記ディジット線列の奇数番目（または、偶数番目
）に配し、上記他方のセンスアンプ列のみに接続するデ
ィジット線を前記ディジット線列の偶数番目（または、
奇数番目）に配したことを特徴とする半導体メモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213948A JPS6273492A (ja) | 1985-09-26 | 1985-09-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213948A JPS6273492A (ja) | 1985-09-26 | 1985-09-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273492A true JPS6273492A (ja) | 1987-04-04 |
Family
ID=16647699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213948A Pending JPS6273492A (ja) | 1985-09-26 | 1985-09-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273492A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272665A (en) * | 1991-06-25 | 1993-12-21 | Oki Electric Industry Co., Ltd. | Semiconductor memory with improved sense amplifier layout |
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
| JP2010003464A (ja) * | 2008-06-18 | 2010-01-07 | Sakaguchi Dennetsu Kk | テープ状ヒータ及びその製造方法 |
| JP2013079483A (ja) * | 2008-05-28 | 2013-05-02 | Silveray Co Ltd | 導電性パッド及びその製造方法 |
-
1985
- 1985-09-26 JP JP60213948A patent/JPS6273492A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272665A (en) * | 1991-06-25 | 1993-12-21 | Oki Electric Industry Co., Ltd. | Semiconductor memory with improved sense amplifier layout |
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
| JP2013079483A (ja) * | 2008-05-28 | 2013-05-02 | Silveray Co Ltd | 導電性パッド及びその製造方法 |
| JP2010003464A (ja) * | 2008-06-18 | 2010-01-07 | Sakaguchi Dennetsu Kk | テープ状ヒータ及びその製造方法 |
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