JPS6273659A - 薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置の製造方法Info
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- JPS6273659A JPS6273659A JP60212966A JP21296685A JPS6273659A JP S6273659 A JPS6273659 A JP S6273659A JP 60212966 A JP60212966 A JP 60212966A JP 21296685 A JP21296685 A JP 21296685A JP S6273659 A JPS6273659 A JP S6273659A
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- film
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- tft
- gate
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Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、同一絶縁基板上に非晶質シリコン（ａ−８１
）薄膜トランジスタ（ＴＰＴ）とエネルギービームアニ
ールされ７ｊ１９１薄膜によるＴＰＴを有するＴＰＴ装
置の型遣方法に関する。
）薄膜トランジスタ（ＴＰＴ）とエネルギービームアニ
ールされ７ｊ１９１薄膜によるＴＰＴを有するＴＰＴ装
置の型遣方法に関する。
〈発明の概要〉
絶縁基板上Ｋ ａ −３ｊ、による第１ ＴＰＴとビー
ムアニールされ７’ｅ ｉ９ ｉ ＆ζよる第２ＴＦτ
金向１時に形成する方法で、（１）第ｊ ＴＦＴの１１
ゲート電極の形成 （２）第１ゲート絶縁膜、ａ−８１
の連続堆積 ｔ３）第２ＴｐＴ部のａ−８１ｉビームア
ニール （４）ｎａ−８ｉ膜、高融点金属で第１及び第
２ＴＰＴのソース。ドレイン電極全形成（５） 第２
ＴＰＴのソース、ドレイン電極金ビームアニール （６
）Ｍｌ、第２ＴＰＴのａ −１３１及びＳ１膜を島状領
域に形成 （７）第２ゲート絶縁膜を堆積 （８）
コンタクト開孔 （９）金ｖＡ膜で少なくとも第２ＴＰ
Ｔのゲート電極を形成する工程から成る。逆スタガ、−
型ａ−８１Ｔ Ｆ Ｔ トビームアニールＴＦＴが簡単
１工程で形成できる。
ムアニールされ７’ｅ ｉ９ ｉ ＆ζよる第２ＴＦτ
金向１時に形成する方法で、（１）第ｊ ＴＦＴの１１
ゲート電極の形成 （２）第１ゲート絶縁膜、ａ−８１
の連続堆積 ｔ３）第２ＴｐＴ部のａ−８１ｉビームア
ニール （４）ｎａ−８ｉ膜、高融点金属で第１及び第
２ＴＰＴのソース。ドレイン電極全形成（５） 第２
ＴＰＴのソース、ドレイン電極金ビームアニール （６
）Ｍｌ、第２ＴＰＴのａ −１３１及びＳ１膜を島状領
域に形成 （７）第２ゲート絶縁膜を堆積 （８）
コンタクト開孔 （９）金ｖＡ膜で少なくとも第２ＴＰ
Ｔのゲート電極を形成する工程から成る。逆スタガ、−
型ａ−８１Ｔ Ｆ Ｔ トビームアニールＴＦＴが簡単
１工程で形成できる。
〈従来の技術〉
ａ−３１ＴＰＴは低温で大面遺基板に作成容易な九め、
夜晶表示装ユ浄に用いられつつある。しかし、キャリア
移！１１１１が低い之めに高速動作に限界があり、ａ−
１３１’ｌ’ＦＴマトリクス？駆動する周辺回路を同一
基板上にａ−８１ＴＰＴで組みこむのは困難であつ几。
夜晶表示装ユ浄に用いられつつある。しかし、キャリア
移！１１１１が低い之めに高速動作に限界があり、ａ−
１３１’ｌ’ＦＴマトリクス？駆動する周辺回路を同一
基板上にａ−８１ＴＰＴで組みこむのは困難であつ几。
ａ−８１ＴＰＴを高速化する一手段として、ａ−８１膜
をレーザ等でビームアニールする方法があるが、ａ−８
１ＴＸＰＴと混載化するには以下の点で問題がある。＋
１１ ａ−ＢＩＴ Ｆ ’ｒはゲート電極が下（基板
側）である逆スタガー型が作りやすいが、ビームアニー
ル時には下のゲート電極からの反射、熱放散等の几め、
不均一になりやすい。（２） ソース及びドレイン電
極の一部として用いるｎａ−８ｉ 等は抵抗が比較的
高い几め、ビームアニールＴＰＴのソース及ヒトレイン
！極の一部として用いられない。 （３） （２）の
問題をなぐす几めｎａ−β１ｔ−ビームアニールする方
法があるが、ａ−１１ＴＰＴのソース・ドレイン電極が
通常ｎａ−８１金属の２層になっているため、プロセス
の互換性に問題がある。 〈４’） （３）の問題と
相まってマスク枚数が７〜８枚になり多い。 （５）基
板に低融点ガラスを用いると、真上のＳ１膜のビームア
ニール時に基板にクラック等が入る。
をレーザ等でビームアニールする方法があるが、ａ−８
１ＴＸＰＴと混載化するには以下の点で問題がある。＋
１１ ａ−ＢＩＴ Ｆ ’ｒはゲート電極が下（基板
側）である逆スタガー型が作りやすいが、ビームアニー
ル時には下のゲート電極からの反射、熱放散等の几め、
不均一になりやすい。（２） ソース及びドレイン電
極の一部として用いるｎａ−８ｉ 等は抵抗が比較的
高い几め、ビームアニールＴＰＴのソース及ヒトレイン
！極の一部として用いられない。 （３） （２）の
問題をなぐす几めｎａ−β１ｔ−ビームアニールする方
法があるが、ａ−１１ＴＰＴのソース・ドレイン電極が
通常ｎａ−８１金属の２層になっているため、プロセス
の互換性に問題がある。 〈４’） （３）の問題と
相まってマスク枚数が７〜８枚になり多い。 （５）基
板に低融点ガラスを用いると、真上のＳ１膜のビームア
ニール時に基板にクラック等が入る。
〈発明が解決しようとする問題点〉
本見司は板上の間１点を解決すべくなされ、逆スタガー
ＷＳＬ−８Ｌ Ｔ Ｐ Ｔ （９１Ｔ ＦＴ ）とビー
ムアニールＴＦＴ（第２ＴＰＴ）の両方金少ない工程数
で混載できる製造方法全提供するものである。
ＷＳＬ−８Ｌ Ｔ Ｐ Ｔ （９１Ｔ ＦＴ ）とビー
ムアニールＴＦＴ（第２ＴＰＴ）の両方金少ない工程数
で混載できる製造方法全提供するものである。
〈問題点を解決するｔめの手段〉
第ｔＴＦＴｌ″ｉ絶縁基板上に哨１ゲート電極形成、第
１ゲート絶縁膜５ａ−８ｉ膜堆噴、ｎａ−８１喚、金ｉ
［Ｋよるソース・ドレイン電極形成、＾−８１膜選択エ
ッチ、第２絶縁膜堆積、コンタクト開孔。
１ゲート絶縁膜５ａ−８ｉ膜堆噴、ｎａ−８１喚、金ｉ
［Ｋよるソース・ドレイン電極形成、＾−８１膜選択エ
ッチ、第２絶縁膜堆積、コンタクト開孔。
金４配線形成の工程によって作られる。一方、第２’ｒ
ｌＰ’ｒは第１ゲート絶縁膜を−ＩＪｓ−仮との間に介
在させてａ−８ｉ膜をビームアニールして結晶化する工
程と、ソース・ドレイン、ＩＥ極形Ｉｙ、後金属膜及び
ｎａ−８１膜全ビームアニールする工程、最後の金属配
線形成時にゲート電極を設け、第２絶縁膜をゲート絶縁
膜として用いる工程を含み第１ＴＰＴと同時に形成され
る。第２絶縁膜ｒｉ第１ ＴＰＴの表面側のゲート絶縁
膜としても弔いられ、金・１＜・記線形成時に表面側の
第２ゲート電極が設けられる。
ｌＰ’ｒは第１ゲート絶縁膜を−ＩＪｓ−仮との間に介
在させてａ−８ｉ膜をビームアニールして結晶化する工
程と、ソース・ドレイン、ＩＥ極形Ｉｙ、後金属膜及び
ｎａ−８１膜全ビームアニールする工程、最後の金属配
線形成時にゲート電極を設け、第２絶縁膜をゲート絶縁
膜として用いる工程を含み第１ＴＰＴと同時に形成され
る。第２絶縁膜ｒｉ第１ ＴＰＴの表面側のゲート絶縁
膜としても弔いられ、金・１＜・記線形成時に表面側の
第２ゲート電極が設けられる。
く作用〉
第１ゲート絶縁膜を基板とａ−８ｉ膜に介在させ、ａ−
８ｉ、嗅をビームアニールすることは２基板が低融点ガ
ラスのとき有効である。溶融し九ａ−８ｔ膜からの熱放
散にエリ基板に損傷が入ること全防止でき、ａ−８ｉ膜
に対し第１ゲート絶縁膜の厚みが３倍以上あれば効果的
である。ｎａ−８ｉ膜金属膜２ノー膜のビームアニール
は、ｎａ−８１１１％中の不純物を下のｓｔ Ｖｘに拡
散させると共Ｋｎａ−８１膜を結晶化して低抵抗化する
ことができる。そのｔめに金属膜は少なく共１ｕｕｏ℃
以上の高融点金属であることが必要である。ま之、ビー
ムアニール時にｎａ−８１膜は溶融しない様にして不純
物拡散全必要以上に生じさせないことが望ましい。第２
ゲート電極を設けることによって、第１ Ｔ Ｐ Ｔは
デュアルゲート型とすることがで今、駆動能力の増加と
共に連光効果も得ることができる。。
８ｉ、嗅をビームアニールすることは２基板が低融点ガ
ラスのとき有効である。溶融し九ａ−８ｔ膜からの熱放
散にエリ基板に損傷が入ること全防止でき、ａ−８ｉ膜
に対し第１ゲート絶縁膜の厚みが３倍以上あれば効果的
である。ｎａ−８ｉ膜金属膜２ノー膜のビームアニール
は、ｎａ−８１１１％中の不純物を下のｓｔ Ｖｘに拡
散させると共Ｋｎａ−８１膜を結晶化して低抵抗化する
ことができる。そのｔめに金属膜は少なく共１ｕｕｏ℃
以上の高融点金属であることが必要である。ま之、ビー
ムアニール時にｎａ−８１膜は溶融しない様にして不純
物拡散全必要以上に生じさせないことが望ましい。第２
ゲート電極を設けることによって、第１ Ｔ Ｐ Ｔは
デュアルゲート型とすることがで今、駆動能力の増加と
共に連光効果も得ることができる。。
く実施例〉
以上に図面？用いて本発明を詳述する。
ａ、実施例１．製造工程（第１図）
第１図は本発明によるａ−８ｊ、 Ｔ Ｐ Ｔ （ＴＦ
ＴＩ ）とビームアニールＴＦＴ（ＴＦＴ２）をもつＴ
ＰＴ装置の製造工程に沿つ九Ｕｒ面図である。第１１）
Ｊ（ａ）は、ガラス、石英。絶縁膜コートされ几ｓｉ
等の絶縁基板１上に第１ゲート電極１１全形成し九断面
である。第１ゲート電極１１は、Ｃｒ 、 Ｍｏ 。
ＴＩ ）とビームアニールＴＦＴ（ＴＦＴ２）をもつＴ
ＰＴ装置の製造工程に沿つ九Ｕｒ面図である。第１１）
Ｊ（ａ）は、ガラス、石英。絶縁膜コートされ几ｓｉ
等の絶縁基板１上に第１ゲート電極１１全形成し九断面
である。第１ゲート電極１１は、Ｃｒ 、 Ｍｏ 。
Ｗ 、 Ｔａ 、 ＩＴＯ等の導′）嘆が用いられる。
第１図（ｂ）は、第１ゲート絶！！膜２、高抵抗半導体
ｉｔ膜（例えばａ−８ｉ膜）５ｔ一連続堆積し、ＴＦＴ
２の部分のａ−３１ｇｉＪ３ｆビームアニールして結晶
化し几第２チャンネル領域１１５を形成し几状態である
。第１ゲート絶縁嗅２にＦｉＳｉＯｘ 、 ８ｊ、Ｎｘ
嗅等が、ｉ ｆｔ−ａ −８１膜１３はａ−８ｉ ｉ
Ｈ’ｐ ａ−８１１Ｆ 合金が用いられ、プラズマＣ
ＶＤや光ＣＶＤで堆積され、それぞれ例えば２０ｕＯ〜
５ｏｕｏ＾、ｓｏｕ〜２ｕσ口人の厚みを有する。ビー
ムアニールは、レーザ光や電子線による走査アニールが
用いられ、ａ−８ｉ嘆３を溶融再結晶する。ａ−８ｉ膜
３には予めＢ等が必要に応じ微量添加されｔものを用い
るか、ビームアニール前ま之は後にイオン注入される。
ｉｔ膜（例えばａ−８ｉ膜）５ｔ一連続堆積し、ＴＦＴ
２の部分のａ−３１ｇｉＪ３ｆビームアニールして結晶
化し几第２チャンネル領域１１５を形成し几状態である
。第１ゲート絶縁嗅２にＦｉＳｉＯｘ 、 ８ｊ、Ｎｘ
嗅等が、ｉ ｆｔ−ａ −８１膜１３はａ−８ｉ ｉ
Ｈ’ｐ ａ−８１１Ｆ 合金が用いられ、プラズマＣ
ＶＤや光ＣＶＤで堆積され、それぞれ例えば２０ｕＯ〜
５ｏｕｏ＾、ｓｏｕ〜２ｕσ口人の厚みを有する。ビー
ムアニールは、レーザ光や電子線による走査アニールが
用いられ、ａ−８ｉ嘆３を溶融再結晶する。ａ−８ｉ膜
３には予めＢ等が必要に応じ微量添加されｔものを用い
るか、ビームアニール前ま之は後にイオン注入される。
第１図（ｃ）は、ｎａ−８１膜等の低抵抗半導体重ｆａ
４と高融点金属膜５を連続的に堆積し、選択連続エッチ
によりＴＦＴ１及び２のソース領域間１４゜１１４、ド
レイン領域１５，１１５、ソース電極２４．１２４、ド
レイン電極２５，１２５’ｉ形成し７ｔものである。さ
らにＴＦＴ２のソース領域電極１１４，１２４、ドレイ
ン領域′を極１１５，１２５はビームアニールされ、ｎ
ａ−Ｅｌｉ膜４中の不純物が第２チヤンネル領域１１５
内に選択拡散されている。ｎａ−３ｉ膜４にはＰ、Ａｓ
等のｎ型不縄物が添加されている。高融点金属膜５は、
Ｃｒ、Ｍｏ。
４と高融点金属膜５を連続的に堆積し、選択連続エッチ
によりＴＦＴ１及び２のソース領域間１４゜１１４、ド
レイン領域１５，１１５、ソース電極２４．１２４、ド
レイン電極２５，１２５’ｉ形成し７ｔものである。さ
らにＴＦＴ２のソース領域電極１１４，１２４、ドレイ
ン領域′を極１１５，１２５はビームアニールされ、ｎ
ａ−Ｅｌｉ膜４中の不純物が第２チヤンネル領域１１５
内に選択拡散されている。ｎａ−３ｉ膜４にはＰ、Ａｓ
等のｎ型不縄物が添加されている。高融点金属膜５は、
Ｃｒ、Ｍｏ。
Ｗ、Ｔａ、Ｔｉ等少々く共１０ＵＵ℃以上の融点をもつ
ものが用いられる。ビームアニールは金＠膜５及びｎ
ａ−Ｂ ｉ Ｑ ４が溶けない程度に行ない、不純物の
必要以上の拡散金防ぐと共に必要以上の反応を抑える。
ものが用いられる。ビームアニールは金＠膜５及びｎ
ａ−Ｂ ｉ Ｑ ４が溶けない程度に行ない、不純物の
必要以上の拡散金防ぐと共に必要以上の反応を抑える。
各ソース・ドレイン領域′１砥の選択的形成は、連続エ
ッチの他にリフトオフ法等の技術を用いることができる
が省略する。ｇ１図（ｄ） ｌｄ、ＴＦ’ｌ’１及び２
の部分を残し、他の＆−８１膜まｔは結晶Ｓ１膜を１択
エツチしｙｅ’Ｍ面である。４１図（ａ）ａ、第２ゲー
ト絶遣模６を堆積後、心安部分にコンタクト開孔を設け
、さらに金属膜全堆積選択エッチによって第２ゲート電
極１１７、ＴＦＴｌ及び２のソース配９５４，１５４．
ドレイン配′１９３５，１３５等金設け、完成し九状態
金示す。
ッチの他にリフトオフ法等の技術を用いることができる
が省略する。ｇ１図（ｄ） ｌｄ、ＴＦ’ｌ’１及び２
の部分を残し、他の＆−８１膜まｔは結晶Ｓ１膜を１択
エツチしｙｅ’Ｍ面である。４１図（ａ）ａ、第２ゲー
ト絶遣模６を堆積後、心安部分にコンタクト開孔を設け
、さらに金属膜全堆積選択エッチによって第２ゲート電
極１１７、ＴＦＴｌ及び２のソース配９５４，１５４．
ドレイン配′１９３５，１３５等金設け、完成し九状態
金示す。
第２ゲート絶縁膜６は１１ゲート絶縁膜２と向り壜に杉
、収でき、金属膜には、鏡、Ａ１／高融点金嘱等が用い
られる。以上の清に、本醍造工程ｒｉｓ回のマスク工程
で行なえる。
、収でき、金属膜には、鏡、Ａ１／高融点金嘱等が用い
られる。以上の清に、本醍造工程ｒｉｓ回のマスク工程
で行なえる。
ｂ、実施例Ｚ 液晶表示袈′］製造工程（第２図）第２
１’２１ ｉ’！本宅明を液晶喪示揉（沈用ＴＰＴ基版
に適用しｔと性の製造工程列を示す、第２１４（ａ）は
、絶１基板１上にＴＦ’ｌ’１の第１ゲート電概１１と
同時に画素′を極１６全１１ＴＯ等の透明溝１膜で形成
しｔ状、ｑを示す、第２図（ｂ）は、第１図の例と同様
に第１ゲート絶縁膜２、ａ−８ｉ膜５堆積後、ＴＰＴ２
の部分をビームアニールし、さらにｎ ａ−３ｉ Ｊ
、高融点金ｆｉｉＥＪＫ工ｆｌ、ＴＦＴｌ及び２のソー
ス領域１４，１１４、ソース’＝ＪｔＪ執２４゜１２４
Ｓ ドレイン領域１５，１１５、ドレイン電極２５，１
２５を形成したものである。第２図（ｃ）は、ＴｌＴ１
及び２のａ−８ｉｌｐＪ３及びｓｔｇｒｔｓを浅す選択
エッチに続き、第１ゲート逸呟慢２も同形状にドライエ
ッチ等でエッチしｔ状憧である。
１’２１ ｉ’！本宅明を液晶喪示揉（沈用ＴＰＴ基版
に適用しｔと性の製造工程列を示す、第２１４（ａ）は
、絶１基板１上にＴＦ’ｌ’１の第１ゲート電概１１と
同時に画素′を極１６全１１ＴＯ等の透明溝１膜で形成
しｔ状、ｑを示す、第２図（ｂ）は、第１図の例と同様
に第１ゲート絶縁膜２、ａ−８ｉ膜５堆積後、ＴＰＴ２
の部分をビームアニールし、さらにｎ ａ−３ｉ Ｊ
、高融点金ｆｉｉＥＪＫ工ｆｌ、ＴＦＴｌ及び２のソー
ス領域１４，１１４、ソース’＝ＪｔＪ執２４゜１２４
Ｓ ドレイン領域１５，１１５、ドレイン電極２５，１
２５を形成したものである。第２図（ｃ）は、ＴｌＴ１
及び２のａ−８ｉｌｐＪ３及びｓｔｇｒｔｓを浅す選択
エッチに続き、第１ゲート逸呟慢２も同形状にドライエ
ッチ等でエッチしｔ状憧である。
これＶｃぶり、次工程のコンタクト開孔特Ｃτ詔１ゲー
ト電極１１や画素ＩＩ電極６上のコンタクト開孔が容易
になる。第２１１（ｄ）は、Ｋ２ゲート絶縁膜６を堆噴
しコンタクト開孔を設け、金４膜に工ってＴＰＴ２の第
２ゲート′１極１１７、ＴＦＴｌの画素電極１６につな
がるソース配線３５等？設は几ものである。これと同時
に、ＴＰＴＩのチャンネル領域３上に金４膜による電極
２１を設けることができ、１光膜としての働きの他に、
第１ゲート電極１１と短、絡させることにエフ表面割ゲ
ート１他としても使える。
ト電極１１や画素ＩＩ電極６上のコンタクト開孔が容易
になる。第２１１（ｄ）は、Ｋ２ゲート絶縁膜６を堆噴
しコンタクト開孔を設け、金４膜に工ってＴＰＴ２の第
２ゲート′１極１１７、ＴＦＴｌの画素電極１６につな
がるソース配線３５等？設は几ものである。これと同時
に、ＴＰＴＩのチャンネル領域３上に金４膜による電極
２１を設けることができ、１光膜としての働きの他に、
第１ゲート電極１１と短、絡させることにエフ表面割ゲ
ート１他としても使える。
第１ゲート電極１１及び画素；極１６を透明導電膜での
み設ける例全示し友が、金＠膜との２１膜にすることが
可能で、画素電極１６上の金′４膜は第２図（ｃ）の状
態で除去することができる。
み設ける例全示し友が、金＠膜との２１膜にすることが
可能で、画素電極１６上の金′４膜は第２図（ｃ）の状
態で除去することができる。
Ｃ０実鳩例工 液晶表示装置構造（第５図）第５図は本
発明の製造方法を用い九液晶長示装置用Ｔ Ｆ Ｔ！板
の；９テ面構造例である。第１のＴＦＴｌＶｉ、ａ−８
１［３’ｔもつｉｉ素スイッチとして用い、第１ゲート
絶縁膜２上に透明導電膜Ｋｊる１ｉ４ｉ素１極１６全有
している。窮２のＴＰＴ２は、ビームアニールされ几Ｓ
１膜１１３をもち、’Ｉ’Ｆ’ｌｌのドレイン電極２５
と接続されたドレイン；極１２５を有すると共に、画素
電極１６と同時に形成さルたソース補助配置１４４’ｉ
育している。この例の様に、ＴＦＴｌ及び２のソースま
たはドレイン間の配線は、高融照会４嘆と共にｎａ−８
ｉ嗅やそのビームアニールされ九ｎＳｉ！’ｉ一部に使
うことができ、かつ画素電極１６用に用いる透明導電μ
良も池の配線に１史うことができる・ ｄ、実権例４．液晶表示装ｆ構造（第４図）第４図は第
３図と同鎌に、イ夜晶表示装置用’ｒＦＴ基板の断面で
、ＴＦＴｌの第１ゲート電極１１とＴＰＴ２のドレイン
電極１２５を接続し九例である。この例では、ＴＦＴｌ
に表面ゲート電極２１を設は第１ゲート′ｒ４極１１と
短絡し、かつ’ｒＦ’ｒ２のドレイン電極１２５と画素
成極１６と同時に形成し之ドレイン補助配線１４５を介
して短絡されている。を之、画素成極１６上の第２ゲー
ト絶縁膜６は、コンタクト開孔の工場で除去されている
。
発明の製造方法を用い九液晶長示装置用Ｔ Ｆ Ｔ！板
の；９テ面構造例である。第１のＴＦＴｌＶｉ、ａ−８
１［３’ｔもつｉｉ素スイッチとして用い、第１ゲート
絶縁膜２上に透明導電膜Ｋｊる１ｉ４ｉ素１極１６全有
している。窮２のＴＰＴ２は、ビームアニールされ几Ｓ
１膜１１３をもち、’Ｉ’Ｆ’ｌｌのドレイン電極２５
と接続されたドレイン；極１２５を有すると共に、画素
電極１６と同時に形成さルたソース補助配置１４４’ｉ
育している。この例の様に、ＴＦＴｌ及び２のソースま
たはドレイン間の配線は、高融照会４嘆と共にｎａ−８
ｉ嗅やそのビームアニールされ九ｎＳｉ！’ｉ一部に使
うことができ、かつ画素電極１６用に用いる透明導電μ
良も池の配線に１史うことができる・ ｄ、実権例４．液晶表示装ｆ構造（第４図）第４図は第
３図と同鎌に、イ夜晶表示装置用’ｒＦＴ基板の断面で
、ＴＦＴｌの第１ゲート電極１１とＴＰＴ２のドレイン
電極１２５を接続し九例である。この例では、ＴＦＴｌ
に表面ゲート電極２１を設は第１ゲート′ｒ４極１１と
短絡し、かつ’ｒＦ’ｒ２のドレイン電極１２５と画素
成極１６と同時に形成し之ドレイン補助配線１４５を介
して短絡されている。を之、画素成極１６上の第２ゲー
ト絶縁膜６は、コンタクト開孔の工場で除去されている
。
〈角鋼の効果〉
以上の様に本発明によれば、ａ−８ｉＴＦＴＫ最適な逆
スタガー型箔１ ’ｒ Ｆ Ｔとビームアニールしやす
い第２ＴＰＴを容易に混載できる。各ＴＦＴＱ）チャン
ネル領域でめる扁抵抗半導体重）戻やソース及びドレイ
ン領域の低抵抗半へ４体薄膜及び両領域上のと極の高融
照会４膜は、同時形成できるので工、目が少ない利点か
ある。第１ゲート絶縁膜は、半導体膜のビームアニール
時の基板との間の鏝膏膜の役目も合わせもつ。
スタガー型箔１ ’ｒ Ｆ Ｔとビームアニールしやす
い第２ＴＰＴを容易に混載できる。各ＴＦＴＱ）チャン
ネル領域でめる扁抵抗半導体重）戻やソース及びドレイ
ン領域の低抵抗半へ４体薄膜及び両領域上のと極の高融
照会４膜は、同時形成できるので工、目が少ない利点か
ある。第１ゲート絶縁膜は、半導体膜のビームアニール
時の基板との間の鏝膏膜の役目も合わせもつ。
本発明を王に第１ ＴＰＴとして＾−８１膜？用いる例
を述べてき友が、多結晶Ｓ１膜や他の半２ｓ体材料にも
う１用できる。ま７ｊｎチヤンネルＴＰＴだけでなくＰ
チャンネルにも応用されるものである。
を述べてき友が、多結晶Ｓ１膜や他の半２ｓ体材料にも
う１用できる。ま７ｊｎチヤンネルＴＰＴだけでなくＰ
チャンネルにも応用されるものである。
第１図（ａ）〜（ｅ）は本発明ンζ＝る製造方法の実・
４例に沿つ几断面図。第２図（→〜（ｄ）は他の製造方
法の実施例に沿つ７を断面１・」。第５図及び第４図は
本発明には製造方法を用いたＴ Ｆ’ Ｔ装を譬の断面
借遣図である。 １・・・・・・基板 ２・・・・・・第１ゲート絶縁膜 ５・・・・・・ａ−３１襖 ４− ＝ ｎ ａ−８ｉ １ｌＡ ５・・・・・・高融点金礪模 ６・・・・・・第２ゲート絶縁模 １１・・・・・・第１ゲート電極 ３．１１５・・・・・・チャンネル領域１４，１１４・
・・・・・ソース領域 １５．１１５・・・・・・ドレイン領域２４．１２４・
・・・・・ソース電極 ２５．１２５・・・・・・ドレイン１橿１１７・・・・
・・第２ゲート′電極 ２１・・・・・・表面１翫 １６・・・・・・画素電極 以上 本発明（こよるＴＦＴ装置製迅工程頃餌■凹雫Ｉ図 本発明によるＴＦＴ長置製造工１呈１町面図第２図 第３図 ７本発明による製造方法と用いＩＣ ＴＰＴ装置のｌ！Ｉ’Ｖ面構造凹 第４図
４例に沿つ几断面図。第２図（→〜（ｄ）は他の製造方
法の実施例に沿つ７を断面１・」。第５図及び第４図は
本発明には製造方法を用いたＴ Ｆ’ Ｔ装を譬の断面
借遣図である。 １・・・・・・基板 ２・・・・・・第１ゲート絶縁膜 ５・・・・・・ａ−３１襖 ４− ＝ ｎ ａ−８ｉ １ｌＡ ５・・・・・・高融点金礪模 ６・・・・・・第２ゲート絶縁模 １１・・・・・・第１ゲート電極 ３．１１５・・・・・・チャンネル領域１４，１１４・
・・・・・ソース領域 １５．１１５・・・・・・ドレイン領域２４．１２４・
・・・・・ソース電極 ２５．１２５・・・・・・ドレイン１橿１１７・・・・
・・第２ゲート′電極 ２１・・・・・・表面１翫 １６・・・・・・画素電極 以上 本発明（こよるＴＦＴ装置製迅工程頃餌■凹雫Ｉ図 本発明によるＴＦＴ長置製造工１呈１町面図第２図 第３図 ７本発明による製造方法と用いＩＣ ＴＰＴ装置のｌ！Ｉ’Ｖ面構造凹 第４図
Claims (4)
- （１）絶縁基板上に第１の薄膜トランジスタと第２の薄
膜トランジスタを少なくとも有する薄膜トランジスタ装
置の製造において、 （ａ）前記基板上に前記第１トランジスタの第１ゲート
電極を形成する第１工程 （ｂ）第１ゲート絶縁膜及び高抵抗半導体薄膜を連続的
に堆積する第２工程 （ｃ）前記高抵抗薄膜の少なくとも前記第２トランジス
タ部分をエネルギービームでアニールする第３工程 （ｄ）前記第１及び第２トランジスタのソース及びドレ
イン電極を前記高抵抗薄膜上に下から順に一導電型不純
物を含む低抵抗半導体薄膜、高融点導電膜により選択的
に形成する第４工程（ｅ）少なくとも前記第２トランジ
スタのソース及びドレイン電極部をエネルギービームで
アニールし、前記低抵抗薄膜内の一導電型不純物を前記
高抵抗薄膜内に拡散させる第５工程 （ｆ）前記第１及び第２トランジスタのチャンネル領域
と前記ソース及びドレイン電極部を含む前記高抵抗薄膜
を島状領域に選択的に残す第６工程 （ｇ）第２ゲート絶縁膜を堆積する第７工程（ｈ）前記
第１及び第２トランジスタのソース及びドレイン電極部
と第１ゲート電極の必要部分にコンタクト用開孔を設け
る第８工程 （ｉ）金属膜を堆積・選択エッチして、少なくとも前記
第２トランジスタのゲート電極と、第１ゲート電極配線
を設ける第９工程 よりなる薄膜トランジスタ装置の製造方法。 - （２）前記第６工程において露出する第１ゲート絶縁膜
の少なくとも一部を、前記島状領域をマスクの一部とし
て除去する特許請求の範囲第１項記載の薄膜トランジス
タ装置の製造方法。 - （３）前記第９工程において前記第４ゲート配線を前記
第１トランジスタのチャンネル領域上の第２ゲート絶縁
膜上に延在させる特許請求の範囲第４項もしくは第２項
記載の薄膜トランジスタ装置の製造方法。 - （４）前記第３工程におけるアニールでは前記高抵抗薄
膜を溶解再結晶させ、前記第５工程におけるアニールで
は前記低抵抗薄膜及び高融点導電膜を溶解させない特許
請求の範囲第１項から第３項いずれかに記載の薄膜トラ
ンジスタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212966A JPS6273659A (ja) | 1985-09-26 | 1985-09-26 | 薄膜トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212966A JPS6273659A (ja) | 1985-09-26 | 1985-09-26 | 薄膜トランジスタ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273659A true JPS6273659A (ja) | 1987-04-04 |
Family
ID=16631240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212966A Pending JPS6273659A (ja) | 1985-09-26 | 1985-09-26 | 薄膜トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0792500A (ja) * | 1993-06-29 | 1995-04-07 | Toshiba Corp | 半導体装置 |
| US5483082A (en) * | 1992-12-28 | 1996-01-09 | Fujitsu Limited | Thin film transistor matrix device |
| US6486497B2 (en) | 1988-05-17 | 2002-11-26 | Seiko Epson Corporation | Liquid crystal device, projection type display device and driving circuit |
-
1985
- 1985-09-26 JP JP60212966A patent/JPS6273659A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486497B2 (en) | 1988-05-17 | 2002-11-26 | Seiko Epson Corporation | Liquid crystal device, projection type display device and driving circuit |
| US6700135B2 (en) | 1988-05-17 | 2004-03-02 | Seiko Epson Corporation | Active matrix panel |
| US5483082A (en) * | 1992-12-28 | 1996-01-09 | Fujitsu Limited | Thin film transistor matrix device |
| US5580796A (en) * | 1992-12-28 | 1996-12-03 | Fujitsu Limited | Method for fabricating thin film transistor matrix device |
| JPH0792500A (ja) * | 1993-06-29 | 1995-04-07 | Toshiba Corp | 半導体装置 |
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