JPS6269680A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6269680A JPS6269680A JP60210616A JP21061685A JPS6269680A JP S6269680 A JPS6269680 A JP S6269680A JP 60210616 A JP60210616 A JP 60210616A JP 21061685 A JP21061685 A JP 21061685A JP S6269680 A JPS6269680 A JP S6269680A
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- thin film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、レーザ光等のエネルギービームで再結晶化さ
れた半導体薄膜を用いた薄膜トランジスタ（ＴＰＴ）の
製造方法に関する。
れた半導体薄膜を用いた薄膜トランジスタ（ＴＰＴ）の
製造方法に関する。
ビームアニールされた再結晶半導体薄膜をチャンネル領
域にもつ逆スタガー型ＴＰＴの製造方法で、（１）絶縁
基板上への第１導電膜、ゲート絶縁膜、半導体薄膜の積
層膜の堆積 （２）半導体薄膜のビームアニール （３
） 積層膜のゲート電極形状島状積層膜への形Ｊｉ！
２． （４） フィールド絶縁膜の堆積 （５）
フィールド絶縁膜の島状積層膜上面の開孔 （６）
第２導電膜の堆積 （７） 第２導電膜の選択エッ
チ から成り、第１導電膜でゲート電極。
域にもつ逆スタガー型ＴＰＴの製造方法で、（１）絶縁
基板上への第１導電膜、ゲート絶縁膜、半導体薄膜の積
層膜の堆積 （２）半導体薄膜のビームアニール （３
） 積層膜のゲート電極形状島状積層膜への形Ｊｉ！
２． （４） フィールド絶縁膜の堆積 （５）
フィールド絶縁膜の島状積層膜上面の開孔 （６）
第２導電膜の堆積 （７） 第２導電膜の選択エッ
チ から成り、第１導電膜でゲート電極。
第２導電膜でソース、ドレイン電極とする。第２導電膜
の選択エッチには、基板裏面からの露光を利用した自己
整合技術が使える。
の選択エッチには、基板裏面からの露光を利用した自己
整合技術が使える。
非晶質シリコン（ａ−８＋）を用いたＴＰＴは、低＝３
− 湛で大面積基板に形成できるので、液晶表示装置等に応
用されている。しかしａ ３ｉ膜はキャリア移動度が
低いため動作速度が遅く、応用に限界があった。それを
改善する１つの手段としてａ−８ｉ膜をレーザアニール
して再結晶化する方法があるが逆スタガー型ＴＰＴに適
用する場合には問題がある。第２図を用いて従来製造工
程例を説明する。
− 湛で大面積基板に形成できるので、液晶表示装置等に応
用されている。しかしａ ３ｉ膜はキャリア移動度が
低いため動作速度が遅く、応用に限界があった。それを
改善する１つの手段としてａ−８ｉ膜をレーザアニール
して再結晶化する方法があるが逆スタガー型ＴＰＴに適
用する場合には問題がある。第２図を用いて従来製造工
程例を説明する。
第２図（ｅ）は、ガラス・石英等の基板１上にゲート電
極１２を選択的に形成した後、ゲート絶縁膜３ｍ−８ｔ
膜４を堆積した断面である。第２図（ｂ）は。
極１２を選択的に形成した後、ゲート絶縁膜３ｍ−８ｔ
膜４を堆積した断面である。第２図（ｂ）は。
ｎ−８ｔ膜４をレーザアニールして再結晶Ｓｔ膜１４に
した状態、第２図（ｃ）は再結晶Ｓ１膜１４を選択エッ
チした状態である。第２図（ｄ）は、ｎａ−８＋膜５゜
金属膜６を堆積後選択エッチして、ソース・ドレイン領
域１５．２５及びソース・ドレイン電極２５゜２６をそ
れぞれ設けた完成状態を示す。この工程例においての問
題は、第２図（ｂ）のレーザアニールの、際、ゲート電
極１２上の再結晶ＳＩ膜２４とそれ以外の再結晶Ｓ１膜
３４が均一にできないことである。
した状態、第２図（ｃ）は再結晶Ｓ１膜１４を選択エッ
チした状態である。第２図（ｄ）は、ｎａ−８＋膜５゜
金属膜６を堆積後選択エッチして、ソース・ドレイン領
域１５．２５及びソース・ドレイン電極２５゜２６をそ
れぞれ設けた完成状態を示す。この工程例においての問
題は、第２図（ｂ）のレーザアニールの、際、ゲート電
極１２上の再結晶ＳＩ膜２４とそれ以外の再結晶Ｓ１膜
３４が均一にできないことである。
それは、ゲート電極’１２の存在のため、ａ−ｓ＋ｌ［
ｉ４を透過したレーザ光の反射や再結晶するときの放熱
がゲート電極１２上のＳｉ膜２７Ｉだけ異なるためであ
り、極端な場合にはこの部分２４だけが蒸発してしまう
。放熱の状況は、ゲート電極の面積等に依存し、各ＴＰ
Ｔ間でも均一にするのは困難である。
ｉ４を透過したレーザ光の反射や再結晶するときの放熱
がゲート電極１２上のＳｉ膜２７Ｉだけ異なるためであ
り、極端な場合にはこの部分２４だけが蒸発してしまう
。放熱の状況は、ゲート電極の面積等に依存し、各ＴＰ
Ｔ間でも均一にするのは困難である。
これは、レーザアニールに限らず電子ヒームアニール、
ランプアニールでも、またａ−彊膜に限らず多結晶Ｓｔ
膜でも同様な問題である。
ランプアニールでも、またａ−彊膜に限らず多結晶Ｓｔ
膜でも同様な問題である。
本発明は叙上の逆スタガー型ＴＰＴｉＩ！造の際のビー
ムアニールによる再結晶半導体膜の不均一を改善すべく
なされたものである。
ムアニールによる再結晶半導体膜の不均一を改善すべく
なされたものである。
本発明の製造方法は（１）絶縁基板上に第１導電膜ゲー
ト絶縁膜、半導体薄膜の積層膜を堆積 （２）半導体薄
膜をビームアニール （３）積層膜のゲート電極形状の
選択エッチ （４）フィールド絶縁膜の堆積（５）島状
積層膜上面のフィールド絶縁膜の選択除去（６）第２導
電膜の堆積 （７）第２導電膜の選択エッチによるソー
ス及びドレイン電極の形成から成る。
ト絶縁膜、半導体薄膜の積層膜を堆積 （２）半導体薄
膜をビームアニール （３）積層膜のゲート電極形状の
選択エッチ （４）フィールド絶縁膜の堆積（５）島状
積層膜上面のフィールド絶縁膜の選択除去（６）第２導
電膜の堆積 （７）第２導電膜の選択エッチによるソー
ス及びドレイン電極の形成から成る。
ソース及びドレイン領域となる低抵抗半導体膜は。
（２）のビームアニール後に堆積されるが、（６）第２
導電膜の少なくとも一部として堆積される。ゲート電極
としては島状積層膜内の第１導電膜が用いられる。
導電膜の少なくとも一部として堆積される。ゲート電極
としては島状積層膜内の第１導電膜が用いられる。
本発明では、半導体薄膜のビームアニールは。
ゲート電極（第１導電膜）がバターニングされる前に行
われるので１反射放熱共に均一な状態であり、再結晶半
導体膜のアニールは均一に行える。
われるので１反射放熱共に均一な状態であり、再結晶半
導体膜のアニールは均一に行える。
また第１導電膜がヒートシンクとしても働き基板側への
熱の影響が少なくでて、三次元ＩＣや低融点ガラス基板
上のＴＰＴに適用しやすい。特に第１導電膜下に高融点
絶縁膜を挿入すればその効果はより大きい。
熱の影響が少なくでて、三次元ＩＣや低融点ガラス基板
上のＴＰＴに適用しやすい。特に第１導電膜下に高融点
絶縁膜を挿入すればその効果はより大きい。
以下に本発明を図面を用いて詳述する。
ａ、実施例］ ＴＦＴ断面（第１図）第１図には本発
明による製造工程に沿った断面図を示す。第１図（＆）
は、絶縁基板ｌ上に第１導電膜２．ゲート絶縁膜３．Ｓ
ｉ薄膜４がら成る積層膜１０を堆積後、 Ｓｉ薄膜４
をビームアニールして再結晶Ｓｉ膜１４を形成した状態
である。基板１はガラス・石英等の非晶質絶縁的、絶縁
膜コートされた８１基板等が用いられる。第１導電膜２
には。
明による製造工程に沿った断面図を示す。第１図（＆）
は、絶縁基板ｌ上に第１導電膜２．ゲート絶縁膜３．Ｓ
ｉ薄膜４がら成る積層膜１０を堆積後、 Ｓｉ薄膜４
をビームアニールして再結晶Ｓｉ膜１４を形成した状態
である。基板１はガラス・石英等の非晶質絶縁的、絶縁
膜コートされた８１基板等が用いられる。第１導電膜２
には。
Ｃｒ、 Ｍｏ、 Ｗ、 Ｔ ａ、 Ｔ ｉ等の高融点金
属やそのシリサイドまたは低抵抗ＳＩ薄膜が、ゲート絶
縁膜３にはＳ＋０２、５ｒ３Ｎ、 、 ｋｌ、、０３等
が用いられる。Ｓｉ薄膜４はａ −Ｓ ＋や多結晶Ｓ１
である。ビームアニールには。
属やそのシリサイドまたは低抵抗ＳＩ薄膜が、ゲート絶
縁膜３にはＳ＋０２、５ｒ３Ｎ、 、 ｋｌ、、０３等
が用いられる。Ｓｉ薄膜４はａ −Ｓ ＋や多結晶Ｓ１
である。ビームアニールには。
Ａｒレーザやエキシマ−レーザ等のレーザ・ビームやｔ
子ビームによるアニールの他に、ランプ、ヒーターによ
るアニールが適用される。再結晶Ｓ＋ｌ’Ｊ。
子ビームによるアニールの他に、ランプ、ヒーターによ
るアニールが適用される。再結晶Ｓ＋ｌ’Ｊ。
１４には、アニールの前または後に例えばＰ型不純物が
少量添加されることがある。第１図（ｂ）は、再結晶Ｓ
ｔ脱膜１４ゲート絶縁膜３／第１導電膜２がら成る積層
膜１０をゲート電極形状に選択エッチして、島状積層膜
２ｏを形成した状態を示す。
少量添加されることがある。第１図（ｂ）は、再結晶Ｓ
ｔ脱膜１４ゲート絶縁膜３／第１導電膜２がら成る積層
膜１０をゲート電極形状に選択エッチして、島状積層膜
２ｏを形成した状態を示す。
この選択エッチは各膜毎または一括したエッチで行われ
、プラズマエッチ、反応性イオンエッチ（ＲＩＥ）、イ
オンエッチ等が用いられる。島状積層膜２０の側面形状
は１次工程のフィールド絶縁膜の堆積方法に依存し２例
えばＣＶＤであればなだらかな形状に、コートであれば
逆テーパー状になってもかなわない。
、プラズマエッチ、反応性イオンエッチ（ＲＩＥ）、イ
オンエッチ等が用いられる。島状積層膜２０の側面形状
は１次工程のフィールド絶縁膜の堆積方法に依存し２例
えばＣＶＤであればなだらかな形状に、コートであれば
逆テーパー状になってもかなわない。
第１図（ｃ）は、フィールド絶縁膜７を堆積し、島状積
層膜２０の上面を開孔した状態を示す。フィールド絶縁
膜７には５ｉ０２ ＨｓｒＮ膜の他にＰＩＱ等の塗布絶
縁膜が利用できる。
層膜２０の上面を開孔した状態を示す。フィールド絶縁
膜７には５ｉ０２ ＨｓｒＮ膜の他にＰＩＱ等の塗布絶
縁膜が利用できる。
島状積層膜２０」二面の開孔には２通常のマスク工程の
他に基板裏面からの露光やエッチバック等の技術が適用
される。第１図（ｄ）は、第２導電膜５０であるｎ＋Ｓ
Ｉ膜５と金属膜６を堆積後２選択エッチによりソース電
極・領域１６，１．５及びドレイン電極・領域２６．２
５をそれぞれ金属膜６．ｎ＋ＳＩ膜５で設けたものであ
る。ｎ＋ｓｉ膜５には、ｎ＋ａ−８ｔ膜や多結晶ｎ＋８
１膜が用いられ２例えば微結晶ａ−３＋膜やビームアニ
ールされた多結晶Ｓｉ膜が低抵抗の点で望ましい。ソー
ス・ドレイン領域１５．２５ハ金属膜６の選択エッチ後
のｎ＋ＳＩ膜５の選択エッチで形成されるが、下地にチ
ャンネル領域となる再結晶Ｓｔ゛膜１４があるので充分
な選択比をもったエッチ例えばｄ系ガスも用いたプラズ
マエッチやＲＩＥ。
他に基板裏面からの露光やエッチバック等の技術が適用
される。第１図（ｄ）は、第２導電膜５０であるｎ＋Ｓ
Ｉ膜５と金属膜６を堆積後２選択エッチによりソース電
極・領域１６，１．５及びドレイン電極・領域２６．２
５をそれぞれ金属膜６．ｎ＋ＳＩ膜５で設けたものであ
る。ｎ＋ｓｉ膜５には、ｎ＋ａ−８ｔ膜や多結晶ｎ＋８
１膜が用いられ２例えば微結晶ａ−３＋膜やビームアニ
ールされた多結晶Ｓｉ膜が低抵抗の点で望ましい。ソー
ス・ドレイン領域１５．２５ハ金属膜６の選択エッチ後
のｎ＋ＳＩ膜５の選択エッチで形成されるが、下地にチ
ャンネル領域となる再結晶Ｓｔ゛膜１４があるので充分
な選択比をもったエッチ例えばｄ系ガスも用いたプラズ
マエッチやＲＩＥ。
光エッチが最適である。
ｂ、実施例２ （第３図）
第３図には２本発明による他の製造工程例を示す。第３
図（ｅ）は第１図（ｅ）と同様な工程の後１例えば低抵
抗Ｓｉ膜としてｎ＋ａ−８ｉ膜５を堆積し 、＋ａ−Ｓ
ｉ膜５／再結晶Ｓ＋膜１４／ゲート絶縁膜３／第１導電
膜２から成る積層膜１０を形成した状態である。第３図
（ｂ）は、積層膜１０を選択エッチしゲート電極形状の
島状積層膜２０を設けた断面である。この例では、第１
導電膜２をオーバーエッチしてゲート電極１２に対しゲ
ート絶縁膜３をオーバーハング状にしている。第３図（
ｃ）は、フィールド絶縁膜７として感光性ＰＩＱを用い
、基板１の裏面からの露光で島状積層膜２０の上面を開
孔したものである。この工程は、フィールド絶縁膜７と
して塗布酸化膜（例えばスピン−オングラス）等を用い
、コート後ネガレジストを塗布、裏面露光で同様な開孔
を設けることができる。裏面露光の条件により、ゲート
電極１２または再結晶Ｓｉ膜Ｉ４をマスクに用いること
ができる。第３図（ｃ）は。
図（ｅ）は第１図（ｅ）と同様な工程の後１例えば低抵
抗Ｓｉ膜としてｎ＋ａ−８ｉ膜５を堆積し 、＋ａ−Ｓ
ｉ膜５／再結晶Ｓ＋膜１４／ゲート絶縁膜３／第１導電
膜２から成る積層膜１０を形成した状態である。第３図
（ｂ）は、積層膜１０を選択エッチしゲート電極形状の
島状積層膜２０を設けた断面である。この例では、第１
導電膜２をオーバーエッチしてゲート電極１２に対しゲ
ート絶縁膜３をオーバーハング状にしている。第３図（
ｃ）は、フィールド絶縁膜７として感光性ＰＩＱを用い
、基板１の裏面からの露光で島状積層膜２０の上面を開
孔したものである。この工程は、フィールド絶縁膜７と
して塗布酸化膜（例えばスピン−オングラス）等を用い
、コート後ネガレジストを塗布、裏面露光で同様な開孔
を設けることができる。裏面露光の条件により、ゲート
電極１２または再結晶Ｓｉ膜Ｉ４をマスクに用いること
ができる。第３図（ｃ）は。
透明導電膜（例えばＩＴＯ膜）６を第２導電膜５０とし
て堆積後、ネガレジスト８をコートし、基板裏面からの
オーバー露光選択エッチで島状積層膜２０の最上層（ｎ
”ａ−８ｉ膜５）に接し、チャンネル領域となる部分を
除いたＩＴＯ膜６を形成したものである。第３図（ｄ）
は、レジスト８を除去後、マスク工程で不要なＩＴＯ膜
を除いてソース・ドレイン電極１６．２６を形成し、さ
らに露出した一ａ−８ｉ膜５を選択エッチしソース及び
ドレイン領域１５．２５を設けた完成断面図である。こ
の例では、ソース及びドレイン領域１５．２５及び電極
１６゜２６がセル７アライン的に形成できるので、電極
間容量の小さいＴＰＴを製造できる。ｎ＋ａ−８ｉ膜５
の他にｎ＋多多結晶Ｓ腹膜利用できるが、第３図（ｅ）
の工程の後ｎ＋ａ−８ｔ膜５をビームアニールすること
も低抵抗化に有効である。
て堆積後、ネガレジスト８をコートし、基板裏面からの
オーバー露光選択エッチで島状積層膜２０の最上層（ｎ
”ａ−８ｉ膜５）に接し、チャンネル領域となる部分を
除いたＩＴＯ膜６を形成したものである。第３図（ｄ）
は、レジスト８を除去後、マスク工程で不要なＩＴＯ膜
を除いてソース・ドレイン電極１６．２６を形成し、さ
らに露出した一ａ−８ｉ膜５を選択エッチしソース及び
ドレイン領域１５．２５を設けた完成断面図である。こ
の例では、ソース及びドレイン領域１５．２５及び電極
１６゜２６がセル７アライン的に形成できるので、電極
間容量の小さいＴＰＴを製造できる。ｎ＋ａ−８ｉ膜５
の他にｎ＋多多結晶Ｓ腹膜利用できるが、第３図（ｅ）
の工程の後ｎ＋ａ−８ｔ膜５をビームアニールすること
も低抵抗化に有効である。
Ｃ９実施例３ （第４図）
第４図には、第２導電膜５０として低抵抗半導体膜（例
えばｎ＋ａ−８＋ＩＩＱ ） ５を用いた例について示
す。第４図（ｅ）は、第１図（ｃ）と同様な工程後の断
面で島状積層膜２０は再結晶Ｓ１膜】４／ゲート絶縁膜
３／第１導電膜（ゲート電＄ｉ８１．２ ）から成って
いる。フィールド絶縁膜７には１例えばＲＦバイアスス
パッタで堆積した平担な５１０２膜を用い。
えばｎ＋ａ−８＋ＩＩＱ ） ５を用いた例について示
す。第４図（ｅ）は、第１図（ｃ）と同様な工程後の断
面で島状積層膜２０は再結晶Ｓ１膜】４／ゲート絶縁膜
３／第１導電膜（ゲート電＄ｉ８１．２ ）から成って
いる。フィールド絶縁膜７には１例えばＲＦバイアスス
パッタで堆積した平担な５１０２膜を用い。
エッチバックで島状積層膜２０の」二面に開化を設けて
いる。第４図（ｂ）は、第２導電膜５０としてｎ＋ａ−
８ｉ膜５を堆積し、基板裏面からのオーバー露光を利用
して島状積層膜２０の中央部のｎ＋ａ Ｓｉ膜を除去し
た状態を示す。この場合のｎａ−８ｉ膜５は薄いことが
望ましく、１００〜５ｏｏＸである。
いる。第４図（ｂ）は、第２導電膜５０としてｎ＋ａ−
８ｉ膜５を堆積し、基板裏面からのオーバー露光を利用
して島状積層膜２０の中央部のｎ＋ａ Ｓｉ膜を除去し
た状態を示す。この場合のｎａ−８ｉ膜５は薄いことが
望ましく、１００〜５ｏｏＸである。
第４図（ｃ）はレジスト除去後、ビームアニール時ヨっ
てｎ＋ａ−８ｔ膜５を結晶化するとともに、再結晶ＳＩ
膜膜種４内ｎ型不純物を拡散させた状態である。
てｎ＋ａ−８ｔ膜５を結晶化するとともに、再結晶ＳＩ
膜膜種４内ｎ型不純物を拡散させた状態である。
この工程のビームアニールは、ｎａ−８ｉ膜５やＳ＋膜
膜種４溶融しないことが望ましい。第４図（ｄ）は。
膜種４溶融しないことが望ましい。第４図（ｄ）は。
マスク工程により不要部のｎ４“ａ−８ｉ膜５を除去し
。
。
ソース及びドレイン領域１５．２５を設けた断面である
。この工程後に第４図（ｃ）のビームアニールをし体膜
（例えばＨ’−ａ−８ｉ膜）５を用いた例について示す
。第４図（ｅ）は、第１図（ｃ）と同様な工程後の断（
図示なし）等を設けたものである。
。この工程後に第４図（ｃ）のビームアニールをし体膜
（例えばＨ’−ａ−８ｉ膜）５を用いた例について示す
。第４図（ｅ）は、第１図（ｃ）と同様な工程後の断（
図示なし）等を設けたものである。
以」二の実施例においてゲート電極Ｉ２の外部取り出し
または配線形成については説明しなかったが、ゲート絶
縁膜３．半導体薄膜４の堆積時にこの部分をマスクし・
ておく方法や、ビームアニールによる再結晶Ｓｉ膜１４
形成以後の工程でこの部分に開化を設ける付加マスク工
程などによって行える。また、主にｎチャンネルＴＰＴ
を例に述べたが、各領域の導電型を逆にすることにより
ｐチャンネルも同様に可能である。
または配線形成については説明しなかったが、ゲート絶
縁膜３．半導体薄膜４の堆積時にこの部分をマスクし・
ておく方法や、ビームアニールによる再結晶Ｓｉ膜１４
形成以後の工程でこの部分に開化を設ける付加マスク工
程などによって行える。また、主にｎチャンネルＴＰＴ
を例に述べたが、各領域の導電型を逆にすることにより
ｐチャンネルも同様に可能である。
以」二のように本発明によれば、ビームアニールされた
半導体薄膜をチャンネル領域をもつ逆スタガー型ＴＰＴ
が容易に製造できる。そのため、ビームアニールされな
いチャンネル領域をもつ逆スタガー型ＴＰＴ例えばａ−
８ｉ ’ｌ” ｐ Ｔとの混載化が容易で、同一基板上
に例えばａ−８＋ＴＰＴによるアクティブマトリクス表
示装置とビームアニールされたＴＰＴによる周辺駆動回
路を搭載できる利点をもつ。また１本発明はソース及び
ドレイン電極１６．２６やソース及びドレイン領域１５
．２５をセル７アライン的に設けることができるので、
より高速化が達成できる。さらに、ビームアニール時に
は第１導電膜がヒートシンクの役割を果たすので、下地
にトランジスタをもつ別基板や、低融点ガラス基板等に
も本発明は効果的である。
半導体薄膜をチャンネル領域をもつ逆スタガー型ＴＰＴ
が容易に製造できる。そのため、ビームアニールされな
いチャンネル領域をもつ逆スタガー型ＴＰＴ例えばａ−
８ｉ ’ｌ” ｐ Ｔとの混載化が容易で、同一基板上
に例えばａ−８＋ＴＰＴによるアクティブマトリクス表
示装置とビームアニールされたＴＰＴによる周辺駆動回
路を搭載できる利点をもつ。また１本発明はソース及び
ドレイン電極１６．２６やソース及びドレイン領域１５
．２５をセル７アライン的に設けることができるので、
より高速化が達成できる。さらに、ビームアニール時に
は第１導電膜がヒートシンクの役割を果たすので、下地
にトランジスタをもつ別基板や、低融点ガラス基板等に
も本発明は効果的である。
第１図（ｅ）〜（ａｉは本発明によるＴＰＴの製造工程
断面図、第２図（ｅ）〜（ｄ）は従来の製造工程例に沿
った断面図、第３図（ｅ）〜（ｅ）、第４図（ａ）〜（
ｅ）は本発明の他の実施例の製造工程に沿った断面図で
ある。 １・・・基板 ２・・・第１導電膜 ３・・・ゲート絶
縁膜４・・・半導体薄膜 １４・・・再結晶半導体膜
５・・・低抵抗半導体薄膜 ６・・・導電膜 ７・・・
フィールド絶縁膜８・・・レジスト １０・・・積層膜
２０・・・島状積層膜５０・・・第２導電膜 １２・
・・ゲート電極 １５・・・ソース領域 １６・・・ド
レイン領域 ２５・・・ソース電極２６・・・ドレイン
電極 以 上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 ＃９１明によるＴＦＴｒ＃、造工程順前面図従来のＴＦ
Ｔ製造工程頃眸面図 第２図
断面図、第２図（ｅ）〜（ｄ）は従来の製造工程例に沿
った断面図、第３図（ｅ）〜（ｅ）、第４図（ａ）〜（
ｅ）は本発明の他の実施例の製造工程に沿った断面図で
ある。 １・・・基板 ２・・・第１導電膜 ３・・・ゲート絶
縁膜４・・・半導体薄膜 １４・・・再結晶半導体膜
５・・・低抵抗半導体薄膜 ６・・・導電膜 ７・・・
フィールド絶縁膜８・・・レジスト １０・・・積層膜
２０・・・島状積層膜５０・・・第２導電膜 １２・
・・ゲート電極 １５・・・ソース領域 １６・・・ド
レイン領域 ２５・・・ソース電極２６・・・ドレイン
電極 以 上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 ＃９１明によるＴＦＴｒ＃、造工程順前面図従来のＴＦ
Ｔ製造工程頃眸面図 第２図
Claims (4)
- （１）（ａ）絶縁基板上に第１導電膜、ゲート絶縁膜、
半導体薄膜から成る積層膜を堆積する第１工程（ｂ）前
記半導体薄膜をビームアニールし、再結晶半導体膜とす
る第２工程 （ｃ）前記積層膜をゲート電極形状に島状積層膜として
残すべく選択エッチする第３工程 （ｄ）フィールド絶縁膜を堆積する第４工程（ｅ）前記
島状積層膜上面のフィールド絶縁膜を選択除去する第５
工程 （ｆ）第２導電膜を堆積する第６工程 （ｇ）前記第２導電膜を選択エッチし、前記島状積層膜
上面に接するソース電極及びドレイン電極を形成する第
７工程 から少なく共成り、前記島状積層膜中の第１導電膜をゲ
ート電極、再結晶半導体膜をチャンネル領域とする薄膜
トランジスタの製造方法。 - （２）前記第２導電膜の少なく共一部に一導電型低抵抗
半導体薄膜を含み、前記第７工程で再結晶半導体膜に接
する前記低抵抗半導体薄膜によるソース領域及びドレイ
ン領域を設ける特許請求の範囲第１項記載の薄膜トラン
ジスタ装置の製造方法。 - （３）前記第２工程後に一導電型低抵抗半導体薄膜を堆
積し、前記第３工程で該低抵抗薄膜を同時に島状積層膜
とし、前記第７工程で第２導電膜の選択エッチと同時に
該低抵抗薄膜を選択除去してソース領域及びドレイン領
域を形成する特許請求の範囲第１項記載の薄膜トランジ
スタ装置の製造方法。 - （４）前記基板及び第２導電膜に光が透過する厚みもし
くは材料を選び、前記第７工程の選択エッチが前記基板
裏面からの光照射による前記島状積層膜をマスクにした
露光を利用した特許請求の範囲第１項から第３項いずれ
か記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210616A JPS6269680A (ja) | 1985-09-24 | 1985-09-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210616A JPS6269680A (ja) | 1985-09-24 | 1985-09-24 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269680A true JPS6269680A (ja) | 1987-03-30 |
Family
ID=16592273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210616A Pending JPS6269680A (ja) | 1985-09-24 | 1985-09-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269680A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484669A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| EP0646950B1 (en) * | 1993-08-31 | 1999-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for processing a thin film |
| JP2009049428A (ja) * | 1996-05-31 | 2009-03-05 | Xerox Corp | 半導体素子のための緩衝化基板 |
| JP2009231828A (ja) * | 2008-02-26 | 2009-10-08 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| JP2010251733A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置の作製方法 |
| JP2014160849A (ja) * | 2008-02-27 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
-
1985
- 1985-09-24 JP JP60210616A patent/JPS6269680A/ja active Pending
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| JP2012142594A (ja) * | 1996-05-31 | 2012-07-26 | Thomson Licensing | 半導体素子のための緩衝化基板 |
| JP2014199945A (ja) * | 1996-05-31 | 2014-10-23 | トムソン ライセンシングＴｈｏｍｓｏｎ Ｌｉｃｅｎｓｉｎｇ | 半導体素子のための緩衝化基板 |
| JP2009231828A (ja) * | 2008-02-26 | 2009-10-08 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| US8901561B2 (en) | 2008-02-26 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| JP2014160849A (ja) * | 2008-02-27 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2010251733A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び表示装置の作製方法 |
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