JPS6347980A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6347980A JPS6347980A JP61191691A JP19169186A JPS6347980A JP S6347980 A JPS6347980 A JP S6347980A JP 61191691 A JP61191691 A JP 61191691A JP 19169186 A JP19169186 A JP 19169186A JP S6347980 A JPS6347980 A JP S6347980A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
薄膜トランジスタの製造方法であって、基板上に形成さ
れた多結晶シリコン又は非晶質シリコンの半導体層のゲ
ート絶縁膜側の一部を光照射あるいは局所加熱により融
解し活性化させ、活性化領域と非活性化領域の２層構成
とすることにより、高速で動作でき且つオフ電流の低い
薄膜トランジスタを低温で製造することを可能とする。
れた多結晶シリコン又は非晶質シリコンの半導体層のゲ
ート絶縁膜側の一部を光照射あるいは局所加熱により融
解し活性化させ、活性化領域と非活性化領域の２層構成
とすることにより、高速で動作でき且つオフ電流の低い
薄膜トランジスタを低温で製造することを可能とする。
本発明は薄膜トランジスタの製造方法に関するもので、
さらに詳しく言えば高速かつオフ電流の低い薄膜トラン
ジスタを低温で作製できるｇＪ朦トランジスタの製造方
法に関するものである。
さらに詳しく言えば高速かつオフ電流の低い薄膜トラン
ジスタを低温で作製できるｇＪ朦トランジスタの製造方
法に関するものである。
従来の薄膜トランジスタとしては非晶質−シリコン薄膜
トランジスタが知られている。この非晶質薄膜トランジ
スタは大面積に低温で形成可能なことから液晶表示用ア
クティブ・マトリックス・スイッチに用いられるが電界
効果移動度が高々ｌ ｃｄ／ｓＶと小さいため大面積デ
バイスの駆動回路に要求される動作周波数（＞ＩＭＨｚ
）が得られない。このため大面積に形成可能で且つ高速
動作のできる薄膜トランジスタが要望されている。この
ため多結晶シリコンの半導体層をレーザを用いて活性化
させた薄膜トランジスタが開発されている。
トランジスタが知られている。この非晶質薄膜トランジ
スタは大面積に低温で形成可能なことから液晶表示用ア
クティブ・マトリックス・スイッチに用いられるが電界
効果移動度が高々ｌ ｃｄ／ｓＶと小さいため大面積デ
バイスの駆動回路に要求される動作周波数（＞ＩＭＨｚ
）が得られない。このため大面積に形成可能で且つ高速
動作のできる薄膜トランジスタが要望されている。この
ため多結晶シリコンの半導体層をレーザを用いて活性化
させた薄膜トランジスタが開発されている。
第３図は上記の多結晶シリコン半導体層をレーザを用い
て活性化させる薄膜トランジスタの製造方法を示す図で
ある。この方法は先ずａ図の如く基板１の上に絶縁膜２
及び多結晶シリコン又は非晶質シリコンの半導体層３を
形成し、この半導体層３にレーザ光４を照射して活性化
させる。次にｂ図の如くソース電極５及びドレイン電極
６を形成し、その上にゲート絶縁膜７を形成し、最後に
０図の如くゲート電極８及びソースドレイン電極からの
引出し電極５ａ 、６ａを形成するのである。
て活性化させる薄膜トランジスタの製造方法を示す図で
ある。この方法は先ずａ図の如く基板１の上に絶縁膜２
及び多結晶シリコン又は非晶質シリコンの半導体層３を
形成し、この半導体層３にレーザ光４を照射して活性化
させる。次にｂ図の如くソース電極５及びドレイン電極
６を形成し、その上にゲート絶縁膜７を形成し、最後に
０図の如くゲート電極８及びソースドレイン電極からの
引出し電極５ａ 、６ａを形成するのである。
上記従来の製造方法では薄膜トランジスタを大面積に低
温で形成可能であるが第３図すに示す工程で結晶粒界が
全領域に広がり粒界で電流経路が形成され、オフ電流の
増大を招くという欠点がある。
温で形成可能であるが第３図すに示す工程で結晶粒界が
全領域に広がり粒界で電流経路が形成され、オフ電流の
増大を招くという欠点がある。
本発明はこのような点に鑑みて創作されたもので、大面
積に形成可能で且つ高速動作ができ、さらにオフ電流の
少ない薄膜トランジスタを作製可能な製造方法を提供す
ることを目的としている。
積に形成可能で且つ高速動作ができ、さらにオフ電流の
少ない薄膜トランジスタを作製可能な製造方法を提供す
ることを目的としている。
このため本発明においては、ソース電極Ｓ及びドレイン
電極りが形成された絶縁基板１０上に多結晶シリコン又
は非晶質シリコンの半導体層１５を形成する工程と、前
記半導体層１５の一部を光照射あるいは局所加熱により
融解し活性化させ、活性領域１５ｂと非活性領域１５ａ
の２層構成とする工程とを含むことを特徴としている。
電極りが形成された絶縁基板１０上に多結晶シリコン又
は非晶質シリコンの半導体層１５を形成する工程と、前
記半導体層１５の一部を光照射あるいは局所加熱により
融解し活性化させ、活性領域１５ｂと非活性領域１５ａ
の２層構成とする工程とを含むことを特徴としている。
光照射あるいは局所加熱により多結晶シリコン又は非晶
質シリコンの一部を活性化させて活性化領域と非活性化
領域の２層構造とすることにより低温での作製が可能と
なり、且つ非活性領域の高抵抗によりオフ電流の抑制が
可能となる。
質シリコンの一部を活性化させて活性化領域と非活性化
領域の２層構造とすることにより低温での作製が可能と
なり、且つ非活性領域の高抵抗によりオフ電流の抑制が
可能となる。
第１図は本発明の実施例の薄膜トランジスタの製造方法
を説明するための図であり、３−％−ｇはその工程説明
図である。
を説明するための図であり、３−％−ｇはその工程説明
図である。
本実施例の方法は、先ずａ図に示すようにガラス等の絶
縁基＋ＪｉｌＯ上にプラズマＣＶＤ法、光ＣＶＤ法また
はスパッタ法により絶縁膜１１を形成する。絶縁膜１１
には酸化シリコン膜、あるいは窒化シリコン膜または酸
窒化シリコン膜を用い膜厚は５００〜１０００人が望ま
しい。次にｂ図の如く下部電極膜１２を形成し、その上
にプラズマＣＶＤ法またはスパッタ法により不純物をド
ーピングした多結晶シリコンまたは非晶質シリコン１３
を〜３００人堆積する。不純物としてはＰ、Ｂ等が用い
られる。また下部電極膜としてはＣｒ、Ｔｉ。
縁基＋ＪｉｌＯ上にプラズマＣＶＤ法、光ＣＶＤ法また
はスパッタ法により絶縁膜１１を形成する。絶縁膜１１
には酸化シリコン膜、あるいは窒化シリコン膜または酸
窒化シリコン膜を用い膜厚は５００〜１０００人が望ま
しい。次にｂ図の如く下部電極膜１２を形成し、その上
にプラズマＣＶＤ法またはスパッタ法により不純物をド
ーピングした多結晶シリコンまたは非晶質シリコン１３
を〜３００人堆積する。不純物としてはＰ、Ｂ等が用い
られる。また下部電極膜としてはＣｒ、Ｔｉ。
Ｎｉ−Ｃｒ 、 Ａβ、ＩＴＯ等が用いられる。その
後Ｃ図のように通常のホトリソグラフィを用い下部電極
膜１２とシリコン膜１３からソース電極Ｓとドレイン電
極りを形成し、然る後にソース電極Ｓ及びドレイン電極
りの多結晶シリコンまたは非晶質シリコン１３をレーザ
又は電子線１４の照射により融解活性化させる。次にｄ
図の如く半導体層１５として多結晶シリコンまたは非晶
シリコンを１０００〜３０００人の厚さにプラズマＣＶ
Ｄ法またはスパッタ法または光ＣＶＤ法により堆積し、
次いでｅ図の如く通常のホトリソグラフィを用いてパタ
ーン形成後レーザ又は電子線１４の照射または赤外線ヒ
ータの局所加熱法によりゲート絶縁膜側の一部、即ちソ
ース・ドレイン電極Ｓ、Ｄの反対側の一部（厚さ５００
人〜１５００人）を融解活性化させ、結晶粒を成長させ
、活性領域１５ｂを形成する。ソース・ドレイン電極側
には活性化しない領域１５ａが残り、核部は高抵抗のま
まである。なお活性化領域形成の制御は、レーザを用い
る場合は励起光源と波長と半導体層の吸収係数の関係に
より所望の領域のみ活性化でき、電子ビームの場合はエ
ネルギーと走査時間により活性化領域を制御できる。
後Ｃ図のように通常のホトリソグラフィを用い下部電極
膜１２とシリコン膜１３からソース電極Ｓとドレイン電
極りを形成し、然る後にソース電極Ｓ及びドレイン電極
りの多結晶シリコンまたは非晶質シリコン１３をレーザ
又は電子線１４の照射により融解活性化させる。次にｄ
図の如く半導体層１５として多結晶シリコンまたは非晶
シリコンを１０００〜３０００人の厚さにプラズマＣＶ
Ｄ法またはスパッタ法または光ＣＶＤ法により堆積し、
次いでｅ図の如く通常のホトリソグラフィを用いてパタ
ーン形成後レーザ又は電子線１４の照射または赤外線ヒ
ータの局所加熱法によりゲート絶縁膜側の一部、即ちソ
ース・ドレイン電極Ｓ、Ｄの反対側の一部（厚さ５００
人〜１５００人）を融解活性化させ、結晶粒を成長させ
、活性領域１５ｂを形成する。ソース・ドレイン電極側
には活性化しない領域１５ａが残り、核部は高抵抗のま
まである。なお活性化領域形成の制御は、レーザを用い
る場合は励起光源と波長と半導体層の吸収係数の関係に
より所望の領域のみ活性化でき、電子ビームの場合はエ
ネルギーと走査時間により活性化領域を制御できる。
次にｆ図の如くゲート絶縁膜１６をプラズマＣＶＤ法、
または光ＣＶＤ法、あるいはスパッタ法により厚さ３０
００人〜５０００人堆積する。ゲート絶縁膜１６として
は酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シ
リコン膜のいずれか、またはこれらの膜からなる多層膜
を用いる。次いでゲート電極１７をスパッタ法または電
子ビーム蒸着法により厚さ１０００〜２０００人に堆積
しパターン形成する。最後にｇ図の如くソース電極Ｓ及
びドレイン電極り上のゲート絶縁膜１６にスルーホール
を形成し、金属電極１８ 、１９をスパッタ法あるいは
電子ビーム蒸着法により成膜後パターン形成する。
または光ＣＶＤ法、あるいはスパッタ法により厚さ３０
００人〜５０００人堆積する。ゲート絶縁膜１６として
は酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シ
リコン膜のいずれか、またはこれらの膜からなる多層膜
を用いる。次いでゲート電極１７をスパッタ法または電
子ビーム蒸着法により厚さ１０００〜２０００人に堆積
しパターン形成する。最後にｇ図の如くソース電極Ｓ及
びドレイン電極り上のゲート絶縁膜１６にスルーホール
を形成し、金属電極１８ 、１９をスパッタ法あるいは
電子ビーム蒸着法により成膜後パターン形成する。
ゲート電極１７およびソース・ドレインの金属電極１８
、１９にはＡＪ 、 Ｎｉ−Ｃｒ 、 Ｃｒ 、
Ｔｉ 、 Ｍｏ 。
、１９にはＡＪ 、 Ｎｉ−Ｃｒ 、 Ｃｒ 、
Ｔｉ 、 Ｍｏ 。
Ｔａ、ＩＴＯ等が用いられる。
本実施例はこのようにして低温で薄膜トランジスタを製
造することができる。また本実施例方法により作製され
た薄膜トランジスタは高速動作ができ、且つ多結晶シリ
コン又は非結晶シリコンの半導体、［１５のソース・ド
レイン電極Ｓ、Ｄ側に高抵抗の非活性層１５ａが残って
いるためオフ電流が小さい。
造することができる。また本実施例方法により作製され
た薄膜トランジスタは高速動作ができ、且つ多結晶シリ
コン又は非結晶シリコンの半導体、［１５のソース・ド
レイン電極Ｓ、Ｄ側に高抵抗の非活性層１５ａが残って
いるためオフ電流が小さい。
第２図は本発明の他の実施例を説明するための図であり
、ａ−ｆはその工程説明図である。同図において第１図
と同一部分は同一符号を付して示した。
、ａ−ｆはその工程説明図である。同図において第１図
と同一部分は同一符号を付して示した。
本実施例が前実施例と異なるところは、第１図のｅ工程
で行なった半導体１Ｊ１５のゲート絶縁膜側の融解を第
２図ｅの如くゲート絶縁膜堆積後に行なうことである。
で行なった半導体１Ｊ１５のゲート絶縁膜側の融解を第
２図ｅの如くゲート絶縁膜堆積後に行なうことである。
本実施例によれば半導体層１５とゲート絶縁膜１６を連
続して堆積することができるので、該界面に生ずる準位
を１０１′ｃＩｎ−２まで減小できる。従ってしきい値
電圧のばらつきのない製品が得られる。また半導体層Ｉ
５に接する側のゲート絶縁膜１６中に存在する水素が半
導体層融解の際に生ずる結晶粒界のダングリングボンド
を水素化し、従って電界効果移動度のより大なる薄膜ト
ランジスタを得ることができる。
続して堆積することができるので、該界面に生ずる準位
を１０１′ｃＩｎ−２まで減小できる。従ってしきい値
電圧のばらつきのない製品が得られる。また半導体層Ｉ
５に接する側のゲート絶縁膜１６中に存在する水素が半
導体層融解の際に生ずる結晶粒界のダングリングボンド
を水素化し、従って電界効果移動度のより大なる薄膜ト
ランジスタを得ることができる。
なお以上の実施例は薄膜トランジスタを用いて説明した
が、三次元回路用Ｓｏｌ技術にも適用できる。また半導
体層に混入する不純物及び濃度によりｎチャンネル、ｐ
チャンネルのいずれでも形成可能である。
が、三次元回路用Ｓｏｌ技術にも適用できる。また半導
体層に混入する不純物及び濃度によりｎチャンネル、ｐ
チャンネルのいずれでも形成可能である。
以上述べてきたように本発明によれば、半導体層の一部
をレーザ、電子線等の照射又は赤外線ヒータによる局所
加熱により活性化させることによりオフ電流の少ない薄
膜トランジスタを低温で作製でき、実用的には極めて有
用である。
をレーザ、電子線等の照射又は赤外線ヒータによる局所
加熱により活性化させることによりオフ電流の少ない薄
膜トランジスタを低温で作製でき、実用的には極めて有
用である。
第１図は本発明の詳細な説明するための図、第２図は本
発明の他の実施例を説明するだめの図、 第３図は従来の薄膜トランジスタの装造方法を説明する
ための図である。 第１図、第２図において、 １０は基板、 １１は絶縁膜、 １２は下部電極膜、 １３は不純物をドープしたシリコン膜、１４はレーザ又
は電子線、 １５は多結晶シリコン又は非晶質シリコンの半導体層、 １５ａは半導体層の非活性領域、 １５ｂは半導体層の活性領域、 １６はゲート絶縁膜、 １７はゲート電極、 １８ 、１９は金属電極、 Ｓはソース電極、 Ｄはドレイン電極である。
発明の他の実施例を説明するだめの図、 第３図は従来の薄膜トランジスタの装造方法を説明する
ための図である。 第１図、第２図において、 １０は基板、 １１は絶縁膜、 １２は下部電極膜、 １３は不純物をドープしたシリコン膜、１４はレーザ又
は電子線、 １５は多結晶シリコン又は非晶質シリコンの半導体層、 １５ａは半導体層の非活性領域、 １５ｂは半導体層の活性領域、 １６はゲート絶縁膜、 １７はゲート電極、 １８ 、１９は金属電極、 Ｓはソース電極、 Ｄはドレイン電極である。
Claims (1)
- 【特許請求の範囲】 １、ソース電極（Ｓ）及びドレイン電極（Ｄ）が形成さ
れた絶縁基板（１０）上に多結晶シリコン又は非晶質シ
リコンの半導体層（１５）を形成する工程と、 上記半導体層（１５）の一部を光照射あるいは局所加熱
により融解し活性化させ、活性領域（１５ｂ）と非活性
領域（１５ａ）の２層構成とする工程とを含む薄膜トラ
ンジスタの製造方法。 ２、上記融解手段が電子線、レーザ、赤外線ヒータであ
ることを特徴とする特許請求の範囲第１項記載の薄膜ト
ランジスタの製造方法。 ３、上記融解の際、半導体層（１５）がパターン形成さ
れた後、融解を行なうことを特徴とする特許請求の範囲
第１項記載の薄膜トランジスタの製造方法。 ４、上記融解の際、ゲート絶縁膜（１６）の堆積後に融
解を行なうことを特徴とする特許請求の範囲第１項記載
の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191691A JP2735177B2 (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191691A JP2735177B2 (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6347980A true JPS6347980A (ja) | 1988-02-29 |
| JP2735177B2 JP2735177B2 (ja) | 1998-04-02 |
Family
ID=16278856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191691A Expired - Fee Related JP2735177B2 (ja) | 1986-08-18 | 1986-08-18 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735177B2 (ja) |
Cited By (8)
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-
1986
- 1986-08-18 JP JP61191691A patent/JP2735177B2/ja not_active Expired - Fee Related
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| US12520528B2 (en) | 2018-03-30 | 2026-01-06 | Intel Corporation | Top-gate doped thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735177B2 (ja) | 1998-04-02 |
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