JPS627554B2 - - Google Patents
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- Publication number
- JPS627554B2 JPS627554B2 JP53009555A JP955578A JPS627554B2 JP S627554 B2 JPS627554 B2 JP S627554B2 JP 53009555 A JP53009555 A JP 53009555A JP 955578 A JP955578 A JP 955578A JP S627554 B2 JPS627554 B2 JP S627554B2
- Authority
- JP
- Japan
- Prior art keywords
- charging
- control transistor
- transistor
- layer
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、駆動回路に関し、特に高圧パルスに
よりたとえばプラズマ・デイスプレイ・パネル
（PDP）素子のような容量性素子を駆動するに好
適な電圧制御素子を用いた半導体回路に関する。
よりたとえばプラズマ・デイスプレイ・パネル
（PDP）素子のような容量性素子を駆動するに好
適な電圧制御素子を用いた半導体回路に関する。
第１図は、容量性負荷CLを駆動する従来型の
駆動回路である。同回路において、容量性負荷
CLを充電する場合、端子Vinに高圧パルスを印加
した後、制御用トランジスタTR１のベースに負
または零レベルの入力信号を加えると、制御用ト
ランジスタTR１がオフとなるため、端子Vin端
子から抵抗Ｒ１を通つて充電用トランジスタTR
２のベース電流が流れ、充電用トランジスタTR
２はオンとなる。このため、端子Vinから充電用
トランジスタTR２に充電電流ＩEが流れて容量性
負荷を充電する。
駆動回路である。同回路において、容量性負荷
CLを充電する場合、端子Vinに高圧パルスを印加
した後、制御用トランジスタTR１のベースに負
または零レベルの入力信号を加えると、制御用ト
ランジスタTR１がオフとなるため、端子Vin端
子から抵抗Ｒ１を通つて充電用トランジスタTR
２のベース電流が流れ、充電用トランジスタTR
２はオンとなる。このため、端子Vinから充電用
トランジスタTR２に充電電流ＩEが流れて容量性
負荷を充電する。
充電を中止する場合には、制御用トランジスタ
TR１のベース電位をハイレベルにする。する
と、制御用トランジスタTR１はオンになるた
め、充電用トランジスタTR２のベース電位が低
下して該充電用トランジスタはオフとなり、容量
性負荷CLへの充電は中止されるとともに、容量
性負荷CLに残存する電荷は、抵抗Ｒ２とダイオ
ードＤ１と制御用トランジスタTR１を通つて放
電される。
TR１のベース電位をハイレベルにする。する
と、制御用トランジスタTR１はオンになるた
め、充電用トランジスタTR２のベース電位が低
下して該充電用トランジスタはオフとなり、容量
性負荷CLへの充電は中止されるとともに、容量
性負荷CLに残存する電荷は、抵抗Ｒ２とダイオ
ードＤ１と制御用トランジスタTR１を通つて放
電される。
ところで、上記従来回路においては、容量性負
荷CLを充電する際に、抵抗Ｒ１の値を小さくし
て充電々流ＩEを有効に流すことが望ましい。と
ころが抵抗Ｒ１の値をあまり小さくすると制御用
トランジスタTR１をオンとした時、この抵抗Ｒ
１を通つて制御用トランジスタTR１に流れる電
流が大きくなり、制御用トランジスタTR１を破
壊するおそれがあり、また制御用トランジスタ
TR１を破壊しないまでも充電を中止していると
きに無効の電流が多く流れる。このため、例えば
前記PDP素子の駆動回路を構成しようとする場合
には、該駆動回路が多数使用されるために、消費
電力がはなはだ大きくなつてしまう。従つて、抵
抗Ｒ１の値はある妥協値をとらざるを得なかつ
た。
荷CLを充電する際に、抵抗Ｒ１の値を小さくし
て充電々流ＩEを有効に流すことが望ましい。と
ころが抵抗Ｒ１の値をあまり小さくすると制御用
トランジスタTR１をオンとした時、この抵抗Ｒ
１を通つて制御用トランジスタTR１に流れる電
流が大きくなり、制御用トランジスタTR１を破
壊するおそれがあり、また制御用トランジスタ
TR１を破壊しないまでも充電を中止していると
きに無効の電流が多く流れる。このため、例えば
前記PDP素子の駆動回路を構成しようとする場合
には、該駆動回路が多数使用されるために、消費
電力がはなはだ大きくなつてしまう。従つて、抵
抗Ｒ１の値はある妥協値をとらざるを得なかつ
た。
本発明は、容量性負荷を充電するときには抵抗
Ｒ１の値をほとんど零に近い値とし充電を中止し
ているときにはその値を無限大に近い値に出来る
ような容量性負荷の駆動回路を提供して、従来の
欠点を改善することを目的とする。
Ｒ１の値をほとんど零に近い値とし充電を中止し
ているときにはその値を無限大に近い値に出来る
ような容量性負荷の駆動回路を提供して、従来の
欠点を改善することを目的とする。
その目的のために本発明は、充電用トランジス
タのベース回路に接続された制御用トランジスタ
をオン、オフさせることによつて充電用トランジ
スタを制御して容量性負荷を充電せしめる駆動回
路において、印加される電圧が大きくなるにつれ
て抵抗値が増加する電圧依存型の可変抵抗器を充
電用トランジスタのベース回路に挿入したことを
特徴とする駆動回路を提供するものである。以下
図面を用いて実施例を詳細に説明する。
タのベース回路に接続された制御用トランジスタ
をオン、オフさせることによつて充電用トランジ
スタを制御して容量性負荷を充電せしめる駆動回
路において、印加される電圧が大きくなるにつれ
て抵抗値が増加する電圧依存型の可変抵抗器を充
電用トランジスタのベース回路に挿入したことを
特徴とする駆動回路を提供するものである。以下
図面を用いて実施例を詳細に説明する。
第２図は、本発明による駆動回路の一実施例を
示す回路図である。同図中、Ｚは電圧依存型の可
変抵抗器、Ｄ２はサージ吸収用のダイオードであ
る。なお、第２図において、第１図と同一部分に
は同一符号を付しその説明は省略する。
示す回路図である。同図中、Ｚは電圧依存型の可
変抵抗器、Ｄ２はサージ吸収用のダイオードであ
る。なお、第２図において、第１図と同一部分に
は同一符号を付しその説明は省略する。
第２図において、容量性負荷CLを充電するた
め、制御用トランジスタTR１をオフにすると、
該トランジスタTR１のコレクタ電位が上昇して
可変抵抗器Ｚの両端に加わる電圧が小さくなる
と、この抵抗値が小さくなるため、容量性負荷を
充電する下式で表わされる充電電流ＩEは有効に
流れる。
め、制御用トランジスタTR１をオフにすると、
該トランジスタTR１のコレクタ電位が上昇して
可変抵抗器Ｚの両端に加わる電圧が小さくなる
と、この抵抗値が小さくなるため、容量性負荷を
充電する下式で表わされる充電電流ＩEは有効に
流れる。
ＩE＝Ｖｉｎ−（Ｖｏｕｔ＋ＶＢＥ（ＴＲ２）／Ｒ１／
（１＋ｈＦＥ）＋Ｒ２ また、端子Vinに高電圧が加わつている定常状
態において、制御用トランジスタTR１をオンさ
せて端子Vinに印加されている電圧をクランプす
る場合は、可変抵抗器Ｚの両端に加わる電圧VRZ
は、 VRZ＝Vin−ＶCES(TR1) であり、端子Vinに加わえられている高電圧とほ
ぼ同じ電圧が加わる。従つて、可変抵抗器Ｚの抵
抗値は非常に大きくなり、制御用トランジスタ
TR１を流れる電流は非常に小さくなる。
（１＋ｈＦＥ）＋Ｒ２ また、端子Vinに高電圧が加わつている定常状
態において、制御用トランジスタTR１をオンさ
せて端子Vinに印加されている電圧をクランプす
る場合は、可変抵抗器Ｚの両端に加わる電圧VRZ
は、 VRZ＝Vin−ＶCES(TR1) であり、端子Vinに加わえられている高電圧とほ
ぼ同じ電圧が加わる。従つて、可変抵抗器Ｚの抵
抗値は非常に大きくなり、制御用トランジスタ
TR１を流れる電流は非常に小さくなる。
第３図は、容量性負荷を駆動する駆動回路を集
積化したシリコン半導体基板の一部に可変抵抗器
Ｚを配設した状態を示す部分断面図である。第３
図において、１はＰ型のシリコン半導体基板、２
はN+型の埋設層、３，４および５は二酸化シリ
コン等の絶縁物あるいはＰ型領域からなるアイソ
レーシヨン領域、６は制御用トランジスタTR１
のコレクタ領域、７は同ベース領域、８は同エミ
ツタ領域である。また９は二酸化シリコンからな
る絶縁物層、１０はシリコン半導体基板１表面に
形成されたN+型埋設層、１１は該N+型埋設層１
０上に設けられたN-型エピタキシヤル層、１２
はN-層１１内に設けられたP-層で、可変抵抗器
Ｚの抵抗体となる。１３乃至１６はアルミニウム
配線層、１７乃至２１は電極窓である。
積化したシリコン半導体基板の一部に可変抵抗器
Ｚを配設した状態を示す部分断面図である。第３
図において、１はＰ型のシリコン半導体基板、２
はN+型の埋設層、３，４および５は二酸化シリ
コン等の絶縁物あるいはＰ型領域からなるアイソ
レーシヨン領域、６は制御用トランジスタTR１
のコレクタ領域、７は同ベース領域、８は同エミ
ツタ領域である。また９は二酸化シリコンからな
る絶縁物層、１０はシリコン半導体基板１表面に
形成されたN+型埋設層、１１は該N+型埋設層１
０上に設けられたN-型エピタキシヤル層、１２
はN-層１１内に設けられたP-層で、可変抵抗器
Ｚの抵抗体となる。１３乃至１６はアルミニウム
配線層、１７乃至２１は電極窓である。
第３図に示される構造において、アルミニウム
配線層１３に高電圧が印加され、制御用トランジ
スタTR１がオフのときは、アルミニウム配線層
１４の電位はアルミニウム配線層１３の電位と変
らない。従つて、アルミニウム配線層１３と同電
位となつているN-層１１とP-層１２との間の電
位は零であるため、これらのPN接合部分に生じ
る空乏層は小さい。従つて、電極窓１７と１８間
の抵抗値は非常に小さなものとなる。
配線層１３に高電圧が印加され、制御用トランジ
スタTR１がオフのときは、アルミニウム配線層
１４の電位はアルミニウム配線層１３の電位と変
らない。従つて、アルミニウム配線層１３と同電
位となつているN-層１１とP-層１２との間の電
位は零であるため、これらのPN接合部分に生じ
る空乏層は小さい。従つて、電極窓１７と１８間
の抵抗値は非常に小さなものとなる。
一方、アルミニウム配線層１３に高電圧が印加
され、制御用トランジスタTR１がオンとなる
と、アルミニウム配線層１４の電位はほぼ接地電
位となる。このため、電極窓１８直下近傍のP-
層１２とN-層１１間のPN接合面には大きな逆バ
イアス電圧が印加される。従つて、空乏層は不純
物濃度がN-層１１に比べて小ないP-層１２に大
きく広がつて、電極窓１７と１８間をピンチ・オ
フ状態に近づけ、両電極窓間の抵抗値は増大され
る。
され、制御用トランジスタTR１がオンとなる
と、アルミニウム配線層１４の電位はほぼ接地電
位となる。このため、電極窓１８直下近傍のP-
層１２とN-層１１間のPN接合面には大きな逆バ
イアス電圧が印加される。従つて、空乏層は不純
物濃度がN-層１１に比べて小ないP-層１２に大
きく広がつて、電極窓１７と１８間をピンチ・オ
フ状態に近づけ、両電極窓間の抵抗値は増大され
る。
以上詳細に説明したように、本発明によれば、
容量性負荷を充電する場合、充電用トランジスタ
のベース電流を供給する抵抗器の抵抗値を小さく
出来るため、充電々流を従来より有効に流すこと
が出来るとともに、制御用トランジスタをオンに
して充電を中止し、印加電圧をクランプするとき
には、該制御用トランジスタのコレクタに接続さ
れる抵抗の値が増大するので、該制御用トランジ
スタに流れる電源電流を減少することができる。
従つて、制御用トランジスタの動作時における消
費電力量を減少せしめることができ、該制御用ト
ランジスタの破壊を防止することができる。
容量性負荷を充電する場合、充電用トランジスタ
のベース電流を供給する抵抗器の抵抗値を小さく
出来るため、充電々流を従来より有効に流すこと
が出来るとともに、制御用トランジスタをオンに
して充電を中止し、印加電圧をクランプするとき
には、該制御用トランジスタのコレクタに接続さ
れる抵抗の値が増大するので、該制御用トランジ
スタに流れる電源電流を減少することができる。
従つて、制御用トランジスタの動作時における消
費電力量を減少せしめることができ、該制御用ト
ランジスタの破壊を防止することができる。
第１図は従来型の駆動回路の回路図、第２図は
本発明の一実施例を示す回路図、第３図は容量性
負荷を駆動する駆動回路を集積化したシリコン半
導体基板の一部に可変抵抗器を配設した実施例を
示す部分断面図である。 図中、TR１は制御用トランジスタ、TR２は充
電用トランジスタ、Ｚは可変抵抗器、１はシリコ
ン半導体基板、３と４と５はアイソレーシヨン領
域、１１はN-層、１２はP-層である。
本発明の一実施例を示す回路図、第３図は容量性
負荷を駆動する駆動回路を集積化したシリコン半
導体基板の一部に可変抵抗器を配設した実施例を
示す部分断面図である。 図中、TR１は制御用トランジスタ、TR２は充
電用トランジスタ、Ｚは可変抵抗器、１はシリコ
ン半導体基板、３と４と５はアイソレーシヨン領
域、１１はN-層、１２はP-層である。
Claims (1)
- １ 充電用トランジスタのベース回路に接続され
た制御用トランジスタをオン、オフさせることに
よつて充電用トランジスタを制御して容量性負荷
を充電せしめる駆動回路において、印加される電
圧が大きくなるにつれて抵抗値が増加する電圧依
存型の可変抵抗器を、充電用トランジスタのベー
ス回路に挿入したことを特徴とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP955578A JPS54102923A (en) | 1978-01-31 | 1978-01-31 | Driving circiut |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP955578A JPS54102923A (en) | 1978-01-31 | 1978-01-31 | Driving circiut |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54102923A JPS54102923A (en) | 1979-08-13 |
| JPS627554B2 true JPS627554B2 (ja) | 1987-02-18 |
Family
ID=11723518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP955578A Granted JPS54102923A (en) | 1978-01-31 | 1978-01-31 | Driving circiut |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54102923A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4384216A (en) * | 1980-08-22 | 1983-05-17 | International Business Machines Corporation | Controlled power performance driver circuit |
| JPS5780829A (en) * | 1980-11-06 | 1982-05-20 | Mitsubishi Electric Corp | Output protecting circuit device |
| US4899086A (en) * | 1986-12-29 | 1990-02-06 | West Electric Company Ltd. | Electroluminescence light emission apparatus |
| JP2703567B2 (ja) * | 1988-09-02 | 1998-01-26 | 株式会社日立製作所 | 駆動回路及びｅｌ表示装置 |
-
1978
- 1978-01-31 JP JP955578A patent/JPS54102923A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54102923A (en) | 1979-08-13 |
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