JPS6276097A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6276097A JPS6276097A JP60216434A JP21643485A JPS6276097A JP S6276097 A JPS6276097 A JP S6276097A JP 60216434 A JP60216434 A JP 60216434A JP 21643485 A JP21643485 A JP 21643485A JP S6276097 A JPS6276097 A JP S6276097A
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- mesfet
- gaas
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野）
本発明は、ＧａＡＳショットキーゲート型電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）を用いて構成される半導体メ
モリ装置に関する。
ンジスタ（ＭＥＳＦＥＴ）を用いて構成される半導体メ
モリ装置に関する。
（発明の技術的背景とその問題点）
Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いた集
積回路は、従来の８１を用いたものに比べて高速動作が
可能であることから注目を集めている。このＭＥＳＦＥ
Ｔを用いた集積回路の一つの応用分野に高速メモリ装置
、特にスタティックＲＡＭがある。スタティックＲＡＭ
の構成法にはいくつかあるが、閏も一般的なものは、ノ
ーマリオフ型〜４ Ｅ Ｓ Ｆ Ｅ ＴをドライバＦＥ
Ｔとし、ノーマリオン型ＭＥＳＦＥＴを負荷としてフリ
ップフロップを構成する６トランジスタ・セルである。
積回路は、従来の８１を用いたものに比べて高速動作が
可能であることから注目を集めている。このＭＥＳＦＥ
Ｔを用いた集積回路の一つの応用分野に高速メモリ装置
、特にスタティックＲＡＭがある。スタティックＲＡＭ
の構成法にはいくつかあるが、閏も一般的なものは、ノ
ーマリオフ型〜４ Ｅ Ｓ Ｆ Ｅ ＴをドライバＦＥ
Ｔとし、ノーマリオン型ＭＥＳＦＥＴを負荷としてフリ
ップフロップを構成する６トランジスタ・セルである。
その−例を第３図に示す。Ｑｌ 、Ｑ２がノーマリオフ
型ＭＥＳＦＥＴ１Ｑ３ 、Ｑ４がノーマリオン型ＭＥＳ
ＦＥＴであり、これらによりフリップ７０ツブが構成さ
れている。このフリップフロップのノードはノーマリオ
フ型ＭＥＳＦＥＴ−Ｑ５ 、Ｑ６からなるトランスファ
ゲートを介してビットＩＢＬ１、Ｂ１０に接続されてい
る。Ｑ５ 、Ｑ６のゲートはワードＩＷＬに接続されて
いる。この様なメモリセルをマトリクス配列することに
より、スタティックＲＡＭが構成される。
型ＭＥＳＦＥＴ１Ｑ３ 、Ｑ４がノーマリオン型ＭＥＳ
ＦＥＴであり、これらによりフリップ７０ツブが構成さ
れている。このフリップフロップのノードはノーマリオ
フ型ＭＥＳＦＥＴ−Ｑ５ 、Ｑ６からなるトランスファ
ゲートを介してビットＩＢＬ１、Ｂ１０に接続されてい
る。Ｑ５ 、Ｑ６のゲートはワードＩＷＬに接続されて
いる。この様なメモリセルをマトリクス配列することに
より、スタティックＲＡＭが構成される。
このメモリセルの読出し、書込みの動作は、ワード線Ｗ
ＬによりＱ５ 、Ｑ６をオンにして、ビット線ＢＬ１．
８Ｌ２を介してフリップ７０ツブに信号電圧を与えたり
、フリップフロップの信号電圧を取出したりすることに
より行なう。
ＬによりＱ５ 、Ｑ６をオンにして、ビット線ＢＬ１．
８Ｌ２を介してフリップ７０ツブに信号電圧を与えたり
、フリップフロップの信号電圧を取出したりすることに
より行なう。
このメモリセル構成において、記憶された情報をよみだ
す際の時間（アクセスタイム）は、ビット線ＢＬＩ 、
Ｂ１０の容量をＭＥＳＦＥＴ−Ｑ５ 。
す際の時間（アクセスタイム）は、ビット線ＢＬＩ 、
Ｂ１０の容量をＭＥＳＦＥＴ−Ｑ５ 。
Ｑ６を介して充放電する時間に依存する。従って、トラ
ンスファゲートとしてのＭＥＳＦＥＴ−０５。
ンスファゲートとしてのＭＥＳＦＥＴ−０５。
Ｑ６の電流駆動能力が大きい程アクセスタイムは短くな
る。ところが一般に、ノーマリオフ型ＭＥＳＦＥＴは寄
生抵抗が大きく、その電流駆動能力はノーマリオン型に
比べて小さい。
る。ところが一般に、ノーマリオフ型ＭＥＳＦＥＴは寄
生抵抗が大きく、その電流駆動能力はノーマリオン型に
比べて小さい。
そこで第４図に示すように、トランスファゲートとして
ノーマリオン型ＭＥＳＦＥＴ−Ｑ７ 。
ノーマリオン型ＭＥＳＦＥＴ−Ｑ７ 。
Ｑ８を用いるメモリ構成が提案されている。この構成で
は、Ｑ７．Ｑ８の電流駆動能力が大きく、かつそれ自身
のもつ容量もノーマリオフ型に比べて小さいので、アク
セスタイムの短縮が期待される。
は、Ｑ７．Ｑ８の電流駆動能力が大きく、かつそれ自身
のもつ容量もノーマリオフ型に比べて小さいので、アク
セスタイムの短縮が期待される。
しかしながらこの構成でも問題が残る。ノーマリオン型
ＭＥＳＦＥＴ−Ｑ７ 、Ｑ８をオフにするためにはゲー
ト電位をソースに対して負−にする必要があるため、ワ
ード線ＷＬをメモリセル内のノード電位に対して負にす
るようなワード線駆動回路を必要とするからである。そ
うしないと、メモリセルの情報を保持することができな
い。
ＭＥＳＦＥＴ−Ｑ７ 、Ｑ８をオフにするためにはゲー
ト電位をソースに対して負−にする必要があるため、ワ
ード線ＷＬをメモリセル内のノード電位に対して負にす
るようなワード線駆動回路を必要とするからである。そ
うしないと、メモリセルの情報を保持することができな
い。
そこで通常考えられるのは、第５図に示すＢ Ｆ Ｌ
（５ｕｆｆｅｒｅｄ Ｆ Ｅ Ｔ Ｌｏｇｉｃ）のよ
うな、正負２種類の電１１ｉＶｎｏ、Ｖｓｓを用いた回
路をワード線駆動回路として用いることである。しかし
、２電源を用いることはシステム構成の点から好ましく
なく、できれば単一電源が望ましい。
（５ｕｆｆｅｒｅｄ Ｆ Ｅ Ｔ Ｌｏｇｉｃ）のよ
うな、正負２種類の電１１ｉＶｎｏ、Ｖｓｓを用いた回
路をワード線駆動回路として用いることである。しかし
、２電源を用いることはシステム構成の点から好ましく
なく、できれば単一電源が望ましい。
本発明は上記の点に鑑みなされたもので、単一電源で駆
動することができ、しかも高速動作が可能なＧａＡＳ−
ＭＥＳＦＥＴを用いた半導体メモリ％ＩＩを提供するこ
とを目的とする。
動することができ、しかも高速動作が可能なＧａＡＳ−
ＭＥＳＦＥＴを用いた半導体メモリ％ＩＩを提供するこ
とを目的とする。
本発明は、ノーマリオン型ＧａＡＳ−ＭＥＳＦＥＴをト
ランス７１ゲートとして用いてメモリセルを構成し、そ
のメモリセルのドライバＦＥＴの共通ソースをＧａＡＳ
ショットキーダイオードとワード線により駆動されるス
イッチング用ＧａＡＳ−ＭＥＳＦＥＴの並列回路を介し
て接地したことを特徴とする。
ランス７１ゲートとして用いてメモリセルを構成し、そ
のメモリセルのドライバＦＥＴの共通ソースをＧａＡＳ
ショットキーダイオードとワード線により駆動されるス
イッチング用ＧａＡＳ−ＭＥＳＦＥＴの並列回路を介し
て接地したことを特徴とする。
（発明の効果）
本発明によれば、メモリセルのノード電位が、スイッチ
ング用ＭＥＳＦＥＴがオフしているときはショットキー
ダイオードによりその電位降下分だけ高くなり、またス
イッチング用〜＋ＥＳＦＥＴがオンしているときは接地
電位になる。このため、トランスファゲートとしてノー
マリオン型ＭＥＳＦＥＴを用いているにも拘らず、ノー
マリオフ型ＭＥＳＦＥＴをドライバとするＥ／Ｅ型プッ
シュプル回路あるいはインバータなどを用いた単一電源
のワード線駆動回路を用いることができる。
ング用ＭＥＳＦＥＴがオフしているときはショットキー
ダイオードによりその電位降下分だけ高くなり、またス
イッチング用〜＋ＥＳＦＥＴがオンしているときは接地
電位になる。このため、トランスファゲートとしてノー
マリオン型ＭＥＳＦＥＴを用いているにも拘らず、ノー
マリオフ型ＭＥＳＦＥＴをドライバとするＥ／Ｅ型プッ
シュプル回路あるいはインバータなどを用いた単一電源
のワード線駆動回路を用いることができる。
また本発明では、トランスファゲートとしてノーマリオ
ン型ＭＥＳＦＥＴを用いているため、高速動作が可能で
ある。
ン型ＭＥＳＦＥＴを用いているため、高速動作が可能で
ある。
以下本発明の詳細な説明する。
第１図は一実施例のメモリセル部分とワード線駆動回路
ＷＤの出力部を示している。メモリセルの構成は基本的
に第３図と同じであり、対応する部分には第３図と同一
符号を付しである。第３図と異なる点は、メモリセルの
ドライバＭＥＳＦＥＴ−０１、Ｑ２の共通ソースがＧａ
Ａｓショットキーダイオード８０１ とスイッチング用
ＧａＡＳ−ＭＥＳＦＥＴ−Ｑ１３の並列回路を介して接
地されていることである。この並列回路は複数のメモリ
セルに共通に設けられている。スイッチング用ＭＥＳＦ
ＥＴ−Ｑ１３のゲートはワード線Ｗしに接続され、ワー
ド線駆動回路ＷＤの出力により選択的に駆動されるよう
になっている。また、Ｑｌ。
ＷＤの出力部を示している。メモリセルの構成は基本的
に第３図と同じであり、対応する部分には第３図と同一
符号を付しである。第３図と異なる点は、メモリセルの
ドライバＭＥＳＦＥＴ−０１、Ｑ２の共通ソースがＧａ
Ａｓショットキーダイオード８０１ とスイッチング用
ＧａＡＳ−ＭＥＳＦＥＴ−Ｑ１３の並列回路を介して接
地されていることである。この並列回路は複数のメモリ
セルに共通に設けられている。スイッチング用ＭＥＳＦ
ＥＴ−Ｑ１３のゲートはワード線Ｗしに接続され、ワー
ド線駆動回路ＷＤの出力により選択的に駆動されるよう
になっている。また、Ｑｌ。
Ｑ２の共通ソースとワード線Ｗ Ｌの間にはクランプ用
のショットキーダイオードＳＤ２が設けられている。
のショットキーダイオードＳＤ２が設けられている。
ワード線駆動回路ＷＤの出力段は、ノーマリオフ型Ｇａ
Ａｓ−ＭＥＳＦＥＴ−Ｑｌｌと、ノーマリオフ型ＧａＡ
ｓ−ＭＥＳＦＥＴ−Ｑ９ をドライバとし、ノーマリオ
ン型ＧａＡｓ−ＭＥＳＦＥＴ−ＱＩＯを負荷とするイン
バータの出力により駆動されるノーマリオフ型ＧａＡｓ
−ＭＥＳＦＥＴ−Ｑ１２とからなる、単一電源■ＤＤの
Ｅ／Ｅ型プッシュプル回路により構成されている。
Ａｓ−ＭＥＳＦＥＴ−Ｑｌｌと、ノーマリオフ型ＧａＡ
ｓ−ＭＥＳＦＥＴ−Ｑ９ をドライバとし、ノーマリオ
ン型ＧａＡｓ−ＭＥＳＦＥＴ−ＱＩＯを負荷とするイン
バータの出力により駆動されるノーマリオフ型ＧａＡｓ
−ＭＥＳＦＥＴ−Ｑ１２とからなる、単一電源■ＤＤの
Ｅ／Ｅ型プッシュプル回路により構成されている。
この実施例においては、メモリセルのＭＥＳＦＥＴ−Ｑ
ｉ 、Ｑ２の共通ソース電位は、ワード線Ｗしが゛シ′
”レベルの時はダイオードＳＤＩの一個分（約０．７Ｖ
）だけ接地電位から上昇しており、また゛Ｈパレベルの
時はスイッチング用ＭＥＳＦＥＴ−Ｑ１３がオンとなり
ほぼ接地電位となる。
ｉ 、Ｑ２の共通ソース電位は、ワード線Ｗしが゛シ′
”レベルの時はダイオードＳＤＩの一個分（約０．７Ｖ
）だけ接地電位から上昇しており、また゛Ｈパレベルの
時はスイッチング用ＭＥＳＦＥＴ−Ｑ１３がオンとなり
ほぼ接地電位となる。
このため、Ｑｌ、Ｑ２のドレイン即ちフリップフロップ
のノード電位は、ワード線Ｗしが” Ｌ ”レベルの時
１．４〜０．７Ｖ、また１１ Ｈ１１レベルの時０．７
〜ＯＶの範囲となる。
のノード電位は、ワード線Ｗしが” Ｌ ”レベルの時
１．４〜０．７Ｖ、また１１ Ｈ１１レベルの時０．７
〜ＯＶの範囲となる。
一方、ワード線駆動回路ＷＤの出力段の電位即ちワード
ｌ１ＷＬの電位はクランプ用ダイオードＳＤ２のクラン
プ効果により、Ｏ〜０．７Ｖの範囲で変化する。従って
ワード線駆動回路ＷＤの出力段ＭＥＳＦＥＴ−Ｑ１１が
オンとなってワード線ＷＬの電位が０■となった場合を
考えると、この電位はメモリセルのノード電位０．７〜
・１．４ｖに対して負になるから、トランスファゲート
のＭＥＳＦＥＴ−Ｑ７ 、Ｑ８はオフとなる。これによ
り、メモリセルの情報は保持状態に保たれる。
ｌ１ＷＬの電位はクランプ用ダイオードＳＤ２のクラン
プ効果により、Ｏ〜０．７Ｖの範囲で変化する。従って
ワード線駆動回路ＷＤの出力段ＭＥＳＦＥＴ−Ｑ１１が
オンとなってワード線ＷＬの電位が０■となった場合を
考えると、この電位はメモリセルのノード電位０．７〜
・１．４ｖに対して負になるから、トランスファゲート
のＭＥＳＦＥＴ−Ｑ７ 、Ｑ８はオフとなる。これによ
り、メモリセルの情報は保持状態に保たれる。
また出力段ＭＥＳＦＥＴ−Ｑ１２がオンになりワードＷ
ＡＷＬの電位が０．７Ｖになると、これはメモリセルの
ノード電位０．７〜Ｏｖに対して正になるから、トラン
スファゲートＭＥ、５ＦＥＴ−０７゜Ｑ８はオンになり
、メモリセルは読み出し、書込みが可能な状態になる。
ＡＷＬの電位が０．７Ｖになると、これはメモリセルの
ノード電位０．７〜Ｏｖに対して正になるから、トラン
スファゲートＭＥ、５ＦＥＴ−０７゜Ｑ８はオンになり
、メモリセルは読み出し、書込みが可能な状態になる。
こうしてこの実施例によれば、メモリセルと同じ単−Ｎ
源ｖＤＤを用いたワード線駆動回路ＷＤにより不都合な
くメモリ動作が可能となる。またトランスフアゲ−１〜
にはノーマリオン型ＭＥＳ ＦＥＴを用いているため、
高速動作が可能である。
源ｖＤＤを用いたワード線駆動回路ＷＤにより不都合な
くメモリ動作が可能となる。またトランスフアゲ−１〜
にはノーマリオン型ＭＥＳ ＦＥＴを用いているため、
高速動作が可能である。
具体的な数値例を説明する。第１図において、ＭＥＳＦ
ＥＴ Ｑ７ 、Ｑ８のゲート幅（Ｗ＞とゲート長（Ｌ
）の比（Ｗ／Ｌ）を５／１、同じくＭＥＳＦＥＴ−０１
、Ｑ２のそれを１０／１、ＭＥＳＦＥＴ−Ｑ３ 、Ｑ４
のそれを４／８．ＭＥＳＦＥＴ−Ｑｌ３のそれを５００
／１とし、ショットキーダイオードＳＤＩの面積を２０
．ｃｚｍｘ２ｃ１ｍとして、１にビットのスタティック
ＲＡＭを作った。？！！ １．電圧をＶｏｏ＝２Ｖとし
た時、アクセスタイムは１．５ｎｓｅｃであった。
ＥＴ Ｑ７ 、Ｑ８のゲート幅（Ｗ＞とゲート長（Ｌ
）の比（Ｗ／Ｌ）を５／１、同じくＭＥＳＦＥＴ−０１
、Ｑ２のそれを１０／１、ＭＥＳＦＥＴ−Ｑ３ 、Ｑ４
のそれを４／８．ＭＥＳＦＥＴ−Ｑｌ３のそれを５００
／１とし、ショットキーダイオードＳＤＩの面積を２０
．ｃｚｍｘ２ｃ１ｍとして、１にビットのスタティック
ＲＡＭを作った。？！！ １．電圧をＶｏｏ＝２Ｖとし
た時、アクセスタイムは１．５ｎｓｅｃであった。
ちなみに、第３図のメモリセル構成で同様に１にビット
ＲＡＭを作ったところ、アクセスタイムは３．０ｎｓｅ
ｃであり、本実施例はこれより約２倍高速化されたこと
になる。
ＲＡＭを作ったところ、アクセスタイムは３．０ｎｓｅ
ｃであり、本実施例はこれより約２倍高速化されたこと
になる。
上記実施例では、ワード線駆動回路ＷＤの出力段をＥ／
Ｅプッシュプル・インバータにより構成したが、第２図
に示すようにＥ／Ｅプッシュプル・バッフ１回路を用い
てもよい。この場合には、第１図に示したクランプ用シ
ョットキーダイオードＳＤ２は不必要となる。
Ｅプッシュプル・インバータにより構成したが、第２図
に示すようにＥ／Ｅプッシュプル・バッフ１回路を用い
てもよい。この場合には、第１図に示したクランプ用シ
ョットキーダイオードＳＤ２は不必要となる。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
第１図は本発明の一実施例のスタティックＲＡＭの要部
構成を示す図、第２図は他の実施例のスタティックＲＡ
Ｍの要部構成を示す図、第３図及び第４図は従来のスタ
ティックＲＡＭのメモリセル構成を示す図、第５図は第
４図のメモリセルを駆動するための２電源回路の例を示
す図である。 Ｑｌ 、 Ｑ２ ・・・ノーマリオフ型ＧａＡＳＭＥＳ
ＦＥＴ（ドライバＦＥＴ） 、Ｑ３ 、Ｑ４・・・ノー
マリオン型ＧａＡｓＭＥＳＦＥＴ （負荷ＦＥＴ）、Ｑ
７．Ｑ８−＝ノーマリオン型Ｇ ａ Ａ ｓ Ｍ Ｅ
Ｓ Ｆ ＥＴ（トランスファゲート＞、ＢＬＩ、Ｂ１０
・・・ビット線、ＷＬ・・・ワード線、ＳＤＩ 、ＳＤ
２ 、、。 ＧａＡＳショットキーダイオード、Ｑ１３・・・スイッ
チング用ＭＥＳＦＥＴＳＷＤ・・・ワード線駆動回路。 出願人代理人 弁理士 鈴江武彦 第１図 Ｖｏ。 第３図 Ｖｏ。 Ｖｏ。 第５図
構成を示す図、第２図は他の実施例のスタティックＲＡ
Ｍの要部構成を示す図、第３図及び第４図は従来のスタ
ティックＲＡＭのメモリセル構成を示す図、第５図は第
４図のメモリセルを駆動するための２電源回路の例を示
す図である。 Ｑｌ 、 Ｑ２ ・・・ノーマリオフ型ＧａＡＳＭＥＳ
ＦＥＴ（ドライバＦＥＴ） 、Ｑ３ 、Ｑ４・・・ノー
マリオン型ＧａＡｓＭＥＳＦＥＴ （負荷ＦＥＴ）、Ｑ
７．Ｑ８−＝ノーマリオン型Ｇ ａ Ａ ｓ Ｍ Ｅ
Ｓ Ｆ ＥＴ（トランスファゲート＞、ＢＬＩ、Ｂ１０
・・・ビット線、ＷＬ・・・ワード線、ＳＤＩ 、ＳＤ
２ 、、。 ＧａＡＳショットキーダイオード、Ｑ１３・・・スイッ
チング用ＭＥＳＦＥＴＳＷＤ・・・ワード線駆動回路。 出願人代理人 弁理士 鈴江武彦 第１図 Ｖｏ。 第３図 Ｖｏ。 Ｖｏ。 第５図
Claims (3)
- （１）ノーマリオフ型ＧａＡｓ−ＭＥＳＦＥＴをドライ
バＦＥＴとしたフリップフロップと、このフリップフロ
ップのノードをビット線に接続するノーマリオン型Ｇａ
Ａｓ−ＭＥＳＦＥＴからなるトランスファゲートとから
なるメモリセルをマトリクス配列して構成される半導体
メモリ装置において、前記フリップフロップの共通ソー
スをＧａＡｓショットキーダイオードとワード線により
駆動されるスイッチング用ＧａＡｓ−ＭＥＳＦＥＴの並
列回路を介して接地したことを特徴とする半導体メモリ
装置。 - （２）前記ＧａＡｓショットキーダイオード及びスイッ
チング用ＧａＡｓ−ＭＥＳＦＥＴは複数のメモリセルに
共通に設けられている特許請求の範囲第１項記載の半導
体メモリ装置。 - （３）前記トランスファゲートを制御するワード線駆動
回路は単一電源で動作するＥ／Ｅ型プッシュプル回路で
ある特許請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216434A JPH0746506B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体メモリ装置 |
| US06/906,250 US4764897A (en) | 1985-09-30 | 1986-09-12 | Semiconductor memory device employing normally-on type GaAs-MESFET transfer gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216434A JPH0746506B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276097A true JPS6276097A (ja) | 1987-04-08 |
| JPH0746506B2 JPH0746506B2 (ja) | 1995-05-17 |
Family
ID=16688487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216434A Expired - Lifetime JPH0746506B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4764897A (ja) |
| JP (1) | JPH0746506B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965863A (en) * | 1987-10-02 | 1990-10-23 | Cray Computer Corporation | Gallium arsenide depletion made MESFIT logic cell |
| US5121035A (en) * | 1991-02-27 | 1992-06-09 | Rockwell International Corporation | High speed gallium arsenide latch using depletion mode logic |
| US5732015A (en) * | 1991-04-23 | 1998-03-24 | Waferscale Integration, Inc. | SRAM with a programmable reference voltage |
| JPH06334480A (ja) * | 1993-05-25 | 1994-12-02 | Nec Corp | 半導体集積回路 |
| JP3288189B2 (ja) * | 1994-12-12 | 2002-06-04 | 三菱電機株式会社 | スタティックランダムアクセスメモリ |
| US5986923A (en) * | 1998-05-06 | 1999-11-16 | Hewlett-Packard Company | Method and apparatus for improving read/write stability of a single-port SRAM cell |
| DE19821906C1 (de) * | 1998-05-15 | 2000-03-02 | Siemens Ag | Klemmschaltung |
| US6560139B2 (en) * | 2001-03-05 | 2003-05-06 | Intel Corporation | Low leakage current SRAM array |
| JP4388274B2 (ja) | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2004362695A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 半導体記憶装置 |
| KR100604876B1 (ko) * | 2004-07-02 | 2006-07-31 | 삼성전자주식회사 | 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 |
| US7242600B2 (en) * | 2005-10-28 | 2007-07-10 | Qualcomm Incorporated | Circuit and method for subdividing a CAMRAM bank by controlling a virtual ground |
| US20070170897A1 (en) * | 2006-01-26 | 2007-07-26 | Advanced Analogic Technologies, Inc. | High-Frequency Power MESFET Buck Switching Power Supply |
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| US8213242B2 (en) * | 2010-09-23 | 2012-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cells having a row-based read and/or write support circuitry |
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-
1986
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| JPH0746506B2 (ja) | 1995-05-17 |
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