JPS627985B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は論理装置の保守・診断を容易にし、効
率的にするための論理装置の設計法に係わり、特
に論理装置の内部論理の状態を外部装置からのア
ドレス指示によつて知るアドレススキヤンアウト
方式に関する。

論理回路がLSI化されると、その入力／出力ピ
ン数と集積度との関係からそのLSIそのもの又は
それらを使用する論理装置の良否の判定及び故障
部分の解析に要するテストデータの作成がきわめ
て困難になるが、スキヤンアウトの方式は内部論
理の状態をより多く知る方法として有効な手段で
あることが知られている。論理装置が故障して、
動作に誤りが生じている場合にその故障部分と原
因を知る手段として、このスキヤンアウトの方式
を採用して、外部から論理装置内部の状態を知る
ことによつて故障部分と原因を判定するものであ
る。

従来のスキヤンアウト方式は第１図に示すよう
な構成であり、論理装置１は内部論理回路２を入
力信号線３，３′及びその出力信号線４，４′、ア
ドレスレジスタ５、そのアドレスのデコーダ６と
マルチプレクサ７とから成り、第１図において、
アドレス信号８，８′により指示される内部論理
回路２の中の内部論理出力１０，１０′の１つが
デコーダ６、マルチプレクサ７によつて指示、選
択されてスキヤンアウト信号線９によつて外部に
送出されるものである。

ここで外部からの１つのアドレス指示は内部論
理のある１つの論理部の論理値を読出す様に内部
論理の１つの出力に対応するものであり、従つ
て、１回のアドレス指定により１ビツトの内部論
理の状態を示す情報が読出されるのみであり、こ
の為後でワード単位又はバイト単位などに再編集
する必要性があつた。

この処理時間は論理装置などの緊急を要する故
障解析の場合にはきわめて大きな問題を生ずるも
のであつた。

本発明の目的は以上の如き欠点を有することの
ないスキヤンアウト方式を提供するものである。
即ち、従来のスキヤンアウト回路の出力に、リセ
ツトすることの出来るシフトレジスターを設け、
新しいスキヤンアウトアドレスが与えられる度に
得られる内部論理情報をこのシフトレジスターの
シリアル入力に順次蓄えるようにすること、及び
このシフトレジスター出力の再編集などを考慮し
て内部論理のアドレス指定の際の架空のアドレス
指定に対しては該シフトレジスターに対しては論
理値“０”を蓄えるようにしてシフトレジスター
の内容をまとめて読出すことにある。

以下図面を参照して本発明の実施例を詳細に説
明する。

第２図は本発明の実施例のスキヤンアウト方式
を示す図である。第２図において、第１図と同じ
部分には同一符号を付している。

論理装置１には、従来のスキヤンアウト回路に
更に、マルチプレクサ７の出力にシフトレジスタ
１２と、アドレス指定する際に架空のアドレス指
定をする場合に、これを検出する機能を有する架
空アドレス検出回路１１と、その架空アドレス検
出でシフトレジスタ１２に論理値“０”を書込む
ANDゲート回路１１′と、シフトレジスタに内部
論理のスキヤンアウト情報を書込むためのシフト
クロツク入力線１４と、シフトレジスタの全ビツ
トのフリツプフロツプを一斎にリセツトするリセ
ツト入力線１３が付加されている。

図において、論理装置１の内部論理回路２を構
成する内部の論理回路出力１０，１０′は論理装
置を外部から保守・診断する際に有用な論理出力
が設計の際に任意に選択されてマルチプレクサ７
の入力に接続される。この各論理出力はマルチプ
レクサ７において各アドレス指定線と論理積をと
つて、その各出力は全アドレスについて論理和と
して集められてシフトレジスタ１２のシリアル入
力としてアドレス指定順にシフトクロツク入力１
４によつて下位ビツトから上位ビツトへシフトさ
れて順次、蓄積されるものである。第３図は第２
図のシフトレジスタの実施例を示すものである。
図において、フリツプフロツプ１５，１５′はシ
フトレジスタ１２を構成し、リセツト入力１３に
よつて全ビツトが一斎にリセツトする機能を有す
る。アドレススキヤンアウト動作はまずシフトレ
ジスタ１２をリセツトしたのち前記のようにアド
レス入力８，８′によつてアドレス指定された内
部論理の論理状態がフリツプフロツプ１５，１
５′にセツトされ、その結果シフトレジスタの全
ビツトの並列出力がアドレススキヤンアウト出力
信号線９，９′に読出されるものである。シフト
レジスタ１２に順次、蓄積記憶する読出しデータ
は内部論理の構成上、又、その論理装置のシステ
ム構成など様々な理由から、データ間に区切りが
必要であり、この為アドレス指定に際して実際に
は存在しないアドレス一般には“０”アドレスな
ど架空のアドレスを与える。この場合架空アドレ
ス検出回路１１及びシフトレジスタへの論理値
“０”挿入の為のANDゲート回路１１′が動作し
てシフトレジスタ１２へ論理値“０”を挿入す
る。

この様にシフトレジスタを構成してアドレスス
キヤン回路を動作することにより、従来内部論理
の１論理回路出力毎にアドレス指定をして１ビツ
ト宛読出されていた方式を、シフトレジスタにｎ
ビツトのフリツプフロツプを設けることにより、
アドレス指定をｎ回繰り返えして行なう毎に１回
のスキヤンアウト読出しの実行で済ませることが
できるようになる。更に、アドレス指定が連続し
て指定できる場合には図示していないが連続する
アドレス量とそのアドレス量をカウントするカウ
ント機能とを付加することによつて外部装置から
のｎ回のアドレス指定を１回のアドレス指定とす
ることも可能である。更に、上記の説明では論理
装置について述べているがLSIなど入出力端子数
に制約のあるものについて適用する場合にはアド
レスレジスタへの入力をシリアル入力として、シ
フトクロツク及びカウンターを用意することによ
り、アドレス入力ピン数を大幅に節約することも
可能である。

更に第２図において破線によつて区分している
部分、即ちアドレスレジスタ５、シフトレジスタ
１２、架空アドレス検出回路１１，１１′など本
発明によつて従来のスキヤンアウト回路に対して
付加する部分を、診断対象とする論理装置から分
離して複数の論理装置に対して前記アドレスレジ
スタ及びシフトレジスタ等を共通に使用するよう
にすることも可能である。

以上本発明によれば論理装置の保守・診断にお
いて容易に内部論理の状態を知る手段を確立する
ことが可能となるため、効率的な良否判定及び故
障解析を実施することができる。

【図面の簡単な説明】

第１図は従来の論理装置のスキヤンアウト回路
の概略構成図、第２図は本発明の一実施例を示す
ブロツク図、第３図は第２図のシフトレジスタの
一実施例を示す図である。 １……論理装置、２……内部論理回路、３，
３′……入力信号線、４，４′……出力信号線、５
……アドレスレジスタ、６……デコーダ、７……
マルチプレクサ、８，８′……アドレス入力線、
９，９′……スキヤンアウト信号線、１０，１
０′……内部論理出力、１１……架空アドレス検
出回路、１１′……アンドゲート回路、１２……
シフトレジスタ、１３……リセツト入力線、１４
……シフトクロツク入力線、１５，１５′……フ
リツプフロツプ。

Claims (1)

【特許請求の範囲】
1. １ 論理回路の内部論理の状態を任意にアドレス
   指示して、外部に読出すスキヤンアウト回路にお
   いて、そのスキヤンアウト回路の出力部に、リセ
   ツトすることの出来るシフトレジスターを設け、
   スキヤンアウトした結果を該シフトレジスターに
   順次蓄え、架空のアドレス指示に対するスキヤン
   アウトに対しては該シフトレジスターに論理
   “０”を蓄えるようにすることを特徴とするスキ
   ヤンアウト回路。