JPS6280256U - - Google Patents
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- Publication number
- JPS6280256U JPS6280256U JP17106685U JP17106685U JPS6280256U JP S6280256 U JPS6280256 U JP S6280256U JP 17106685 U JP17106685 U JP 17106685U JP 17106685 U JP17106685 U JP 17106685U JP S6280256 U JPS6280256 U JP S6280256U
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- read clock
- read
- edge
- type flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
第１図は実施例の回路ブロツク図、第２図、第
３図は波形図、第４図は従来技術のブロツク図で
ある。 ２…ＰＬＬ回路、３…デコーダ回路、４，５，
６，７…Ｄ型フリツプフロツプ。
３図は波形図、第４図は従来技術のブロツク図で
ある。 ２…ＰＬＬ回路、３…デコーダ回路、４，５，
６，７…Ｄ型フリツプフロツプ。
Claims (1)
- 読取り信号に基づき、読取りクロツク信号と該
読取りクロツク信号の周波数の２倍及び４倍の周
波数の信号を作成するＰＬＬ回路と、該ＰＬＬ回
路出力を入力として、前記読取りクロツク信号の
一方のエツジよりも位相の進んだ第１ラツチパル
スと、前記読取りクロツク信号の一方のエツジと
同位相の第２ラツチパルスと、前記読取りクロツ
ク信号の一方のエツジよりも位相の遅れた第３ラ
ツチパルスを出力するデコーダ回路と、前記読取
り信号及び第１、第２、第３ラツチパルスを入力
する第１、第２、第３Ｄ型フリツプフロツプと、
前記第１、第２、第３Ｄ型フリツプフロツプ出力
の論理和出力を前記読取りクロツク信号の他方の
エツジでラツチする第４Ｄ型フリツプフロツプよ
りなるデジタルデータ信号の読取り回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17106685U JPS6280256U (ja) | 1985-11-06 | 1985-11-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17106685U JPS6280256U (ja) | 1985-11-06 | 1985-11-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6280256U true JPS6280256U (ja) | 1987-05-22 |
Family
ID=31106363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17106685U Pending JPS6280256U (ja) | 1985-11-06 | 1985-11-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6280256U (ja) |
-
1985
- 1985-11-06 JP JP17106685U patent/JPS6280256U/ja active Pending
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