JPS6281064A - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法

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JPS6281064A JP60221666A JP22166685A JPS6281064A JP S6281064 A JPS6281064 A JP S6281064A JP 60221666 A JP60221666 A JP 60221666A JP 22166685 A JP22166685 A JP 22166685A JP S6281064 A JPS6281064 A JP S6281064A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えば液晶を用いたアクティブ表示素子に用
いられる薄膜トランジスタに関する。
「従来の技術」 まず従来の薄膜トランジスタを用いたアクティブ液晶表
示素子を第２図を参照して説明する。ガラスのような透
明基板１１及び１２が近［妾対向して設けられ、その周
縁部にはスペーサ１３が介在され、ごれら透明ｕ＋Ｎ１
１．１２間に液晶１４が１、を人されている。一方の透
明基板１１の内面に表示電極１５が複数形成され、これ
ら各表示電極１５に接してそれぞれスイッチング素子と
して薄膜トランジスタ１６が形成され、その薄１１２ト
ランジスタ１６のドレインは表示電極１５に接続されて
いる。これら複数の表示電極１５と対向して他方の透明
基板１２の内面に透明な共１１１１電極１７が形成され
ている。
表示電極１５は例えば画素電極であって第３ｒ７Ｉに示
すように、透明基板ｌｌ上に正方形の表示電極１５が行
及び列に近接配列されており、表示電極１５の各行配列
と近接し、かつこれに沿ってそれぞれゲートバス１８が
形成され、また表示電極１５の各列配列と近接してそれ
に沿ってソースバス１９がそれぞれ形成されている。こ
れら各ゲートハス１８及びソースバス１９の交差点にお
いてＰＪ　ｎ’Ｊトランジスタ１６が設けられ、各薄膜
トランジスタ１６のゲートは両バスの交差点位置におい
てゲートハス１８に接続され、各ソースはソースバス１
９にそれぞれ接続され、更に各ドレインは表示電極１５
に接続されている。
これらゲートバス１日とソースバス１９との各一つを選
択してそれら間に電圧を印加し、その電圧が印加された
薄膜トランジスタ１６のみが導通し、その導通した薄膜
トランジスタ１６のドレ・インに接続された表示電極１
５に電荷を１積して表示電極１５と共通電極１７との間
の液晶１４の部分においてのみ電圧を印加し、これによ
って表示電極１５の部分のみを光透明或は光遮断とする
ことによって選択的な表示を行う。この表示電極１５に
蓄積した電荷を放電させることによって表示をン肖去さ
せることができる。
薄膜トランジスタ１６は従来においては例えば第４図及
び第５図に示すように構成されていた。
即ち透明基板１１上に表示７ｒＬ掻１５とソースバス１
９とがＩＴＯのような透明導電膜によって形成され、表
示電極Ｉ５及びソースハス１９の互に平行近接した部分
間にまたがってアモルファスシリコンのような半導体［
２１が形成され、更にその上に窒化シリコンなどのゲー
ト絶縁膜２２が形成される。このゲート絶縁膜２２上に
おいて半導体１２１を介して表示電Ｊｆｆｉ１５及びソ
ースバス１９とそれぞれ一部重なってゲート電極２３が
形成される。ゲート電極２３の一端はゲートバス１８に
接続される。このようにしてゲート電極２３とそれぞれ
対向した表示？１ｉｉ１５、ソースハス１９はそれぞれ
ドレイン電極１５ａ１ソース電極１９ａを構成し、これ
ら電極１５ａ、１９ａ、半導体層２１、ゲート絶縁膜２
２、ゲート電極２３によって７Ｊ−膜１ランジスタｌＧ
が構成される。ゲート電極２３及びゲートハス１８は同
時に形成され、例えばアルミニウムによって構成される
。
またドレイン５ｉｔ１１５　ａ及びソース電極１９ａ上
にはそれぞれオーミ、り接触層２４．２５が形成されて
いた。オーミック接触層２４．２５は例えばｎプラスの
アモルファスシリコンで構成されている。その不純物と
しては例えばリンが用いられている。更にこれら薄膜ト
ランジスタ１６の全体を覆って、例えばシリコン千）化
膜よりなる保護層２６が形成されている。
「発明が解決しようとする問題点」 第５図に示したように従来の薄膜トランジスタにおいて
は、ドレイン電極１５　ａ　、ソース電掘１９ａとなる
べき透明電極を透明基板１１上に形成し、その上にオー
ミック接触層２４．２５となるべきｎプラスのアモルフ
ァスシリコン層を形成し、その後ｎプラスアモルファス
シリコン層と透明電極とを所定のパターンにエツチング
して表示電極１５、ソースハス１９を形成していた。従
ってオーミ／り接触ＪＷ２４．２５は第５図に示すよう
にドレイン電極１５ａ、ソース電極１９ａの上側におい
てのみ形成されており、従ってこれら電極１５ａ、１９
ａと半導体層２１との接触部分の幅ｗｌ、ｗ２が小さく
なるに従って、これら電極１５ａ、１９ａと半導体層２
１とのオーミ・７り接触が十分とならず、ドレイン、ソ
ース間に直列に挿入される抵抗、いわゆるＲｓが大きく
なる。またこのように従来においてはオーミック接触層
２４．２５を特に形成しているためその膜厚分だけ、ソ
ース、ドレイン間の抵抗ｎｓが大きな値となっていた。
更に従来においてドレイン電ＪＭ　１５　ａ　、　　ソ
ース電極＋９２は透明電極であるが、例えば酸化錫やＩ
ＴＯ（酸化インジュウム及び酸化錫）で構成されており
、この透明電極上に、オーミック接触層２４．２５や半
導体層２１を、例えばプラズマＣＶＤ法（プラズマ化学
的気相成長法）によって形成するが、これら層を形成中
に透明電極１５ａ５１９ａ中のインジュウムや錫などの
構成元素が半４体層２１やオーミ、り接触層２４．２５
内に拡散し、不純物となり、半導体層２１がＰ形層とな
り、また透明電極１５ａ、１９ａ中の酸化物が半導体層
２１、オーミック接触Ｎ２４，２５に入り、酸化シリコ
ンを形成したり、更にインジュウムや錫がオーミック接
触層２４．２５に入るとｎプラス層に対してＰ形不純物
が入ったことになり、オーミック接触の効果を下げてし
まい、従って前記Ｒｓ　が大きくなる。これらの点より
薄膜トランジスタの特性の良好なものが得られなかった
。
この発明の目的はソース電極、ドレイン電極間と半導体
層とのオーミック接触が良好な薄膜トランジスタを提供
することにある。
「問題点を解決するための手段」 この発明によればソース電極及びドレイン電極と半導体
層との全接触域にわたってオーミック接触層が形成され
る。従ってこれら半導体層とこれら電極とは良好なオー
ミック接触状態となり、いわゆるＲｓが小さなものが得
られる。特に好ましくはドレイン電極及びソース電極と
してリンやホウ素などをｌＪ２：敗したものを用いると
よい。つまりリンやホウ素を含む透明電極を形成し、又
は従来の透明電極を形成した後これらに対してリンある
いはホウ素を拡散し、その後ドレイン電極、ソース電極
の形状にエツチングし、更に半導体層を形成し、またゲ
ート絶縁膜、ゲート電極を順次形成する。この場合、特
にオーミック接触層を形成する工程を設けることはない
が、半導体層を形成する際に先にソース電極、ドレイン
電極にＦＩＬ敗したリン又はホウ素が半導体層との接触
面に析出し半導体層に入り、オーミック接触層が自動的
に形成される。
ソース電極、ドレイン電極に含ませる元素としてはリン
、ホウ素に限らず、ひ素、ビスマス、アンチモンなどの
５族元素や、アルミニウム、ガリウムなどの３族元素で
もよい。
「実施例」 以下この発明による薄膜トランジスタをその製法と共に
説明する。第１図Ａに示すようにガラスなどの透明基板
１１上にＩＴＯなどの透明導電膜３１が形成され、その
透明導電膜３１を工・ノチング処理して所定のパターン
に形成し、第１図已に示すようにドレイン電極１５ａ、
　　ソース電極１９ａをそれぞれ形成する。更にこの実
施例においてはこれら透明電極１５ａ、１９ａに対して
リンを含有させる。即ちこれら基板１１．電極１５ａ、
１９ａの表面にリン含を層３２を形成する。このリンを
含有させるには例えばプラズマＣＶＤ法によって行うこ
とができ、基板１１を２００℃乃至３００°Ｃとし、Ｐ
　Ｉ−１、ガスをアルゴンガスで５０００ｐｐｍ　、に
稀釈し、１ＯＣＣＺ分の速度で供給し、圧力１０”　Ｔ
ｏｒｒの雰囲気で２０Ｗの高周波電力によりプラズマ化
学的気相成長を数分間行うことによりリンを含有させる
。
このようにリン含有層３２を形成した後、第１図Ｃに示
すように従来と同様に例えばアモルファスシリコンの半
導体１２１を形成し、その上にチノ化シリコンのゲート
絶縁膜２２を形成し、更にその上にゲート電極２３を形
成し、その後エツチングにより所定のパターンとする。
次に第１図りに示すように保護層２Ｇを例えばチ、化シ
リコンにより形成する。
半導体層２１は高周波プラズマＣＶＤ法によって基板を
２００℃乃至３００℃として形成されるが、その際にリ
ン含有層３２のリンが半導体層２１に拡散し、半導体層
２１と電極１５ａ、１９ａとの全接触１面にわたってそ
れぞれリンを含むオーミ７り接触層３３．３４が形成さ
れる。このように形成されるためこのオーミ、り接触層
３３は非常にごく薄いが確実に形成され、しかも半導体
層２１と電極１５ａ及び１９ａとが互に接触してる全域
にわたって形成され、良好なオーミック１妄触が得られ
、従って前記Ｒｓの小さな薄膜トランジスタが得られる
。また半導体１２１の厚さもｉ？Ｖ　くすることができ
、この点からもＲｓを小さくすることができる。
また、ガラス基板１１に拡散したリンがガラス基板１１
の表面に現われるため、特に電極１５ａ。
１９８間のチャネル部分において、ガラス基板Ｉｆ中の
ナトリウムなどが現われても、そのナトリウムがリンに
よっていわゆるゲッタリングされて安定に動作する薄膜
トランジスタが得られる。
更に半導体層２１を形成中において透明電極＋５ａ、１
９ａ中のインジュウムや錫がリンと結合し、これらが半
導体層２１に拡散するのが防止される。なお必要に応し
て半導体層２１を所定の形状にエツチングする際に透明
電極１５ａ、１９ａ上のリン含有層３２を除去してもよ
い。透明電極中にリンを拡散させるにはプラズマＣＶＤ
法に限らず熱拡散を行ってもよく、或いは透明電極の形
成時にリンを同時に含有させることもできる。またリン
の他にホウ素を透明ＴｒＬ極に含有させてもよい。
「発明の効果」 以上述べたようにこの発明によれば透明電極と半導体層
の全接触域にわたってオーミック接触層が形成されてい
るためＲｓ　の小さなものが得られる。また透明電極と
してリンやホウ素を含有したものを用いて作ることによ
って前記Ｒｓを小さく、しかも安定な薄膜トランジスタ
が得られる。
【図面の簡単な説明】
第１図はこの発明による薄膜トランジスタの一例の製造
工程を示す断面図、第２図は液晶表示素子の断面の一部
を示す図、第３図は薄膜トランジスタの電気回路を示す
回路図、第４図は第３図中の表示電極、薄膜トランジス
タの平面図、第５図は第４図のＡＡ線拡大断面図である
。 １１：ｉ３明基１反、１５ａニドレイン電１侃、１９ａ
：ソース電極、２１：半導体層、２２：ゲート絶縁膜、
２３：ゲート電極、３２ニリン含有層、３３．３４ニオ
−ミック接触層。 特許出願人　星電：！Ｓ？！！造株式会社代　　理　　
人　　草　　　野　　　　　　　　卓か　１　図 １９ａ　　　１５ａ オ　２　図

Claims (3)

    【特許請求の範囲】
  1. （１）ソース電極とドレイン電極とが互いに分離されて
    形成され、これらソース電極及びドレイン電極間にわた
    って半導体層が形成され、その半導体層上にゲート絶縁
    膜が形成され、そのゲート絶縁膜上にゲート電極が形成
    され、上記半導体層と上記ソース電極及びドレイン電極
    との間にその全域にわたってオーミック接触層が形成さ
    れている薄膜トランジスタ。
  2. （２）上記オーミック接触層は、上記ソース電極及びド
    レイン電極との対向側面と上記ゲート絶縁膜側の面とに
    わたってそれぞれ形成されていることを特徴とする特許
    請求の範囲第１項記載の薄膜トランジスタ。
  3. （３）上記ドレイン電極及びソース電極はそれぞれ５族
    又は３族の元素を含む透明電極であることを特徴とする
    特許請求の範囲第１項記載の薄膜トランジスタ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069370A (en) * 1997-03-26 2000-05-30 Nec Corporation Field-effect transistor and fabrication method thereof and image display apparatus
JP2006148114A (ja) * 2004-11-16 2006-06-08 Samsung Electronics Co Ltd 半導体を利用した薄膜トランジスタ表示板及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5769778A (en) * 1980-10-17 1982-04-28 Matsushita Electric Ind Co Ltd Semiconductor device
JPS59172774A (ja) * 1983-03-22 1984-09-29 Nec Corp アモルファスシリコン薄膜トランジスタ
JPS59181064A (ja) * 1983-03-31 1984-10-15 Toshiba Corp 半導体装置
JPS59232385A (ja) * 1983-06-15 1984-12-27 株式会社東芝 アクテイブマトリクス型表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5769778A (en) * 1980-10-17 1982-04-28 Matsushita Electric Ind Co Ltd Semiconductor device
JPS59172774A (ja) * 1983-03-22 1984-09-29 Nec Corp アモルファスシリコン薄膜トランジスタ
JPS59181064A (ja) * 1983-03-31 1984-10-15 Toshiba Corp 半導体装置
JPS59232385A (ja) * 1983-06-15 1984-12-27 株式会社東芝 アクテイブマトリクス型表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248634B1 (en) 1995-09-26 2001-06-19 Nec Corporation Field-effect transistor and fabrication method thereof and image display apparatus
US6362493B1 (en) 1995-09-26 2002-03-26 Nec Corporation Field-effect transistor and fabrication method thereof and image display apparatus
US6069370A (en) * 1997-03-26 2000-05-30 Nec Corporation Field-effect transistor and fabrication method thereof and image display apparatus
JP2006148114A (ja) * 2004-11-16 2006-06-08 Samsung Electronics Co Ltd 半導体を利用した薄膜トランジスタ表示板及びその製造方法

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