KR900000066B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

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KR900000066B1 KR1019860008313A KR860008313A KR900000066B1 KR 900000066 B1 KR900000066 B1 KR 900000066B1 KR 1019860008313 A KR1019860008313 A KR 1019860008313A KR 860008313 A KR860008313 A KR 860008313A KR 900000066 B1 KR900000066 B1 KR 900000066B1
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Abstract

내용 없음.

Description

박막트랜지스터 및 그 제조방법
제1도는 종래의 액정표시소자의 일부를 도시한 단면도.
제2도는 종래의 액정표시소자의 전기적 등가회로도.
제3도는 종래의 액정표시소자의 표시전극이 형성된쪽의 기판상의 평면도.
제4도는 제3도의 I-I선 단면도.
제5a~d도는 본 발명에 의한 박막트랜지스터의 제조 방법의 실시예에서의 각 공정을 도시한 단면도.
제6도는 본 발명에 의한 박막트랜지스터의 다른예를 도시한 단면도.
제7도는 드레인전류-드레인전압특성도.
제8도는 드레인전류-반도체층 두께 특성도.
제9도는 드레인전류-게이트전압 특성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 투명기판 15 : 표시전극
15a : 드레인전극 18 : 게이트버스
19 : 소오스버스 19a : 소오스전극
21 : 반도체층 22 : 게이트절연막
23 : 게이트전극 29 : 보호층
31 : 투명도전막 32 : 인함유층
33, 34 : 저항접촉층 36, 37 : 테이퍼면
본 발명은 예를 들면 액정을 사용한 액티브표시소자에 사용되는 박막트랜지스터에 관한 것이다.
먼저 종래의 박막트랜지스터을 사용한 액티브액정표시소자를 제1도를 참조하여 설명한다. 유리와 같은 투명기판(11) 및 (12)이 근접대향하여 형성되고, 그 주연부에는 스페이서(13)가 개재되며, 이들 투명기판(11)(12)사이에 액정(14)이 봉입되어 있다. 한쪽의 투명기판(11)의내면에 표시전극(15)이 복수개 형성되며, 이들 각 표시전극(15)에 접촉해서 각각 스위칭소자로서 박막트랜지스터(16)가 형성되고, 그 박막트랜지스터(16)의 드레인은 표시전극(15)에 접속되어 있다. 이들 복수개의 표시전극(15)과 대향해서 다른쪽의 투명기판(12)의 내면에 투명한 공통전극(17)이 형성되어 있다.
표시전극(15)은 예를 들면 화소전극으로서 제2도에 전기적 등가회로로 표시한바와 같이, 투명기판(11)상에 네모꼴의 표시전극(15)이 행(行) 및 열(列)로 근접배치되어 있으며, 표시전극(15)의 각 행배열과 근접하고, 또한 이에 따라서 각각 게이트버스(18)가 형성되며, 또 표시전극(15)의 각 열배열과 근접해서 그에 따라서 소오스버스(19)가 각각 형성되어 있다.이들 각 게이트버스(18) 및 소오스버스(19)의 교차점에 있어서, 박막트랜지스터(16)가 착설되며, 각 박막트랜지스터(16)의 게이트는 양 버스의 교차점위치에서 게이트버스(18)에 접속되고, 각 소오스는 소오스버스(19)에 각각 접속되며, 또 각 드레인은 표시전극(15)에 접속되어 있다.
이들 게이트버스(18)와 소오스버스(19)의 각 하나를 선택해서 그들 사이에 전압을 인가하고, 그 전압이 인가된 박막트랜지스터(16)만이 도통하여, 그 도통한 박막트랜지스터(16)의 드레인에 접속된 표시전극(15)에 전하를 축적해서 표시전극(159과 공통전극(17)과의 사이에 있는 액정(14)의 부분에 전압을 인가하며, 이에 의해서 그 표시전극(15)의 부분만을 광투명 혹은 광차단으로 하므로서 선택적인 표시를 행한다. 이 표시전극(15)에 축적한 전하를 방전시키므로서, 그 표시를 소거할 수 있다.
박막트랜지스터(16)는 종래에 있어서는 예를 들면 제3도 및 제4도에 도시한 바와 같이 구성되어 있었다. 즉, 투명기판(11)상에 표시전극(15)과 소오스버스(19)가 ITO와 같은 투명도전막에 의해서 형성되며, 표시전극(15) 및 소오스버스(19)의 서로 평행근접한 부분간에 걸쳐서 아몰퍼스실리콘과 같은 반도체층(21)이 형성되고, 또 그위에서 질화실리콘등의 게이트절연막(22)이 형성된다.이 게이트절연막(22)위에 있어서 반도체층(21)을 개재해서 표시전극(15) 및 소오스버스(19)와 각각 일부 중첩되어서 게이트전극(23)이 형성된다.게이트전극(23)의 일단부는 게이트버스(18)에 접속된다.이와 같이 해서 게이트전극(23)과 각각 대향한 표시전극(15), 소오스버스(19)는 각각 드레인전극(15a), 소오스전극(19a)을 구성하며, 이들 전극(15a)(19a), 반도체층(21), 게이트절연막(22), 게이트전극(23)에 의하여 박막트랜지스터(16)가 구성된다.게이트전극(23) 및 게이트버스(18)는 동시에 형성되며, 예를 들면 알루미늄에 의해서 구성된다.
또한 반도체층(21)은 광이 쬐면 도전성을 나타낸다. 소위 공도전효과를 지니기 때문에, 그 박막트랜지스터(16)가 불도통일때에 외부로부터 광이 반도체층(21)에 입사되면 오프저항이 작게되어, 트랜지스터(16)의 온오프비가 저하한다. 이 때문에, 제4도에 도시한 바와 같이 투명기판(11)에 반도체층(21)과 대향해서 차광층(25)이 형성되며, 차광층(25)상에 2산화실리콘등의 절연재의 보호층(26)이 형성되고, 그 보호층(26)상에 드레인전극(15a), 소오스전극(19a) 등이 형성되어 있다. 또 드레인전극(15a) 및 소오스전극(19a)과 반도체층(21)과의 저항접촉을 양호하게 하기 위하여 n+아몰퍼스실리콘등의 저항접촉층(27)(28)이 각각 형성되며, 그 위에 반도체층(21)이 형성되어 있다. 또 액정에 대한 보호 때문에 박막트랜지스터(16), 소오스버스(19), 게이트버스(18)상의 전체에 걸쳐 질화실리콘등의 보호층(29)이 형성되어 있다.
제4도에 도시한 바와 같이 종래의 박막트랜지스터에 있어서는, 드레인전극(15a), 소오스전극(19a)의 투명도전막을 투명기판(11)상에 형성하고, 그 위에 저항접촉층(27)(28)이 되는 n+의 아몰퍼스실리콘층을 형성하고, 그후 n+아몰퍼스실리콘층과 투명도전막을 소정의 패턴으로 에칭하여 표시전극(15), 소오스전극(19)을 형성하고 있었다. 따라서, 저항접측층(27)(28)은 제4도에 도시한 바와 같이 드레인전극(15a), 소오스전극(19a)의 위쪽에서만 형성되고 있으며, 이 때문에 이들 전극(15a)(19a)과 반도체층(21)과의 접촉부분의 폭 W1, W2이 작아짐에 따라서, 이들 전극(15a)(19a)과 반도체층(21)과의 저항접촉이 충분하게 되지 않아, 드레인, 소오스간에 직렬로 삽입되는 저항, 소위 Rs가 커진다. 또 이와 같이 종래에 있어서는 저항접촉층(27)(28)을 특별히 형성하고 있기 때문에 그 막두께 분만큼 소오스, 드레인간의 저항 Rs이 큰 값으로 되어 있었다. 또 종래에 있어서 투명한 드레인전극(15a), 소오스전극(19a)은 예를 들면 산화주석이나 ITO(산화인듐 및 산화주석)로 구성되어 있으며, 이 투명전극위에, 저항접촉층(27)(28)이나 반도체층(21)을, 예를 들면 플라스마 CVD법(플라스마화학적 기상성장법)에 의해서 형성된다.
이들 층(21)(27)(28)의 형성중에 투명전극(15a)(19a)속이 인듐이나 주석등의 구성원소가 반도체층(21)이나 저항접촉층(27)(28)내에 확산하여, 불순물로되어, 반도체층(21)이 P형층으로되며, 또 투명전극(15a)(19a)속의 산소가 반도체층(21), 저항접촉층(27)(28)에 들어가, 산화실리콘을 형성하거나, 또 인듐이나 주석이 저항접촉층(27)(28)에 들어가면 n+층에 대하여 P형 불순물이 들어간 것으로 되어, 저항접촉의 효과를 떨어뜨려버리며, 따라서 상기 RS가 커진다. 이러한 점에서 박막트랜지스터의 특성이 양호한 것을 얻을 수 없었다. 표시화면이 큰 액정표시소자로하면 그 소오스버스(19)의 길이가 길어지며, 또 정세(精細)한 표시를 하는데는 표시전극(15)의 분포 밀도를 크게할 필요가 있으며, 따라서 어느 경우에 있어서도 소오스버스(19)길이가 길어지고, 또한 박막트랜지스터(16) 및 표시전극(15)의 분포밀도를 높게할 필요가 있다. 이와 같이 하면 선택된 소오스버스(19)의 전원에 가까운쪽과 이것보다 떨어진쪽에 전압강하에 의해 소오스버스 구동전압이 다르며, 이 때문에 그 선택된 표시전극에 대한 인가전압이 장소에 따라서 다르고, 전체적으로 휘도 경사가 발생하며, 즉 전원으로부터 떨어짐에 따라서 휘도가 저하한다.
이와 같은 점에서 소오스버스(19)의 두께를 충분히 두껍게 하는 것이 바람직하다. 즉 소오스버스(19)의 두께를 충분히 두껍게해서 그 저항치를 작게하여, 표시면의 전체면에 걸쳐서 동일휘도를 얻을 수 있도록 하는 것을 바람직하다.
또 반도체층(21)의 광도전효과에 의거하여 외부의 광에 의해서 박막트랜지스터가 영향받지않도록 하기 위해서는 반도체층(21)을 될 수 있는 대로 얇게 한편이 좋다. 그런데 종래에 있어서는 전극(15a)(19a)이 되는 투명도전막을 형성하고, 다시 저항접촉층(27)(28)이 되는 n+층을 형성하고, 그후 에칭에 의하여 소정의 형상으로 해서 표시전극(15)이나 소오스버스(19)를 형성하고 있었다. 그때에 고밀도의 패턴을 얻기 위하여, 가로방향의 에칭이 적고, 투명기판(11)에 대하여 수직방향의 에칭만이 주로 행하여지게되는 이방성(異方性)에칭처리를 행하고 있었다. 따라서 소오스버스(19)의 측면은 기판(11)과 수직이며, 소오스버스(19)의 두께를 충분히 두껍게하면, 버스(19)의 측면에 대하여 반도체층(21)이 충분히 부착하지 않게 되기 때문에, 반도체층(21)의 두께로 어느정도이상 필요로하며, 종래에 있어서는, 예를 들면 1000Å 정도의 두께를 필요로 하고 있었다. 이와 같이 반도체층(21)의 두께가 비교적 두껍기 때문에, 광에 의한 광도전효과가 박막트랜지스터에 크게 영향되고 있었다. 이 때문에 제4도에 대해서 설명한 바와 같이 차광층(25)을 필요로하고 있으며, 그 만큼 제조공정이 복잡하게 되어있었다. 또 소형화함에 따라서 저항접촉층(27)(28)의 폭이 좁아져서, 그만큼 이들 전극(15a)(19a)과 반도체층(21)과의 저항접촉이 양호한 것이 되지 못하였다. 이 때문에, 박막트랜지스터(16)의 드레인전압대 드레인전류 특성에 오프세트가 있으며, 드레인 전류가 흐르기 시작하지 않는다. 이 때문에 액정표시소자로 제조표시를 행하는 경우에 제어범위가 좁은 것으로 되고 있었다.
본 발명의 목적은 소오스전극, 드레인전극간과 반도체층과의 저항접촉이 양호한 박막트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 차광층을 형성하지 않아도 충분히 큰 오프비를 얻을 수 있는 박막트랜지스터를 제공하는데 있다.
본 발명에 박막트랜지스터에 의하면 소오스전극 및 드레인전극과 반도체전극과의 전체접촉영역에 걸쳐서 저항접촉층이 형성된다. 따라서 이들 반도체층과 이들 전극과는 양호한 저항접촉 상태가 되어, 소위 RS가 작은 것을 얻을 수 있다. 특히 바람직하게는 드레인전극 및 소오스전극으로서 인이나 붕소를 확산한 것을 사용하면 좋다.
이와 같은 전극은 인이나 붕소를 원래 함유한 투명도전막을 형성하거나, 또는 종래의 투명도전막을 형성한 후, 인 혹은 붕소를 확산하므로서 만든다. 이와 같이 해서 얻은 투면도전막을 드레인전극, 소오스전극의 형상으로 에칭하여, 다시 반도체층을 형성하고, 또 게이트절연막, 게이트 전극을 순차 형성한다. 이 경우, 특히 저항접촉층을 형성하는 공정을 설정하지 않아도되며, 반도체층을 형성할때에, 먼저 소오스전극, 드레인전극에 확산된 인 또는 붕소가 반도체층과의 접촉면에 이동하여 반도체층에 침입해, 저항접촉층이 자동적으로 형성된다.
또한, 드레인전극이나 소오스전극의 인듐이나 주석이 반도체층에 침입하는 것은, 상기 인이나 붕소와의 결합에 의해서 저지된다. 소오스전극, 드레인전극에 함유시키는 원소로서는 인, 붕소에 한하지 않고, 비소, 비스무르, 안티몬등의 5족원소나, 알루미늄, 가륨등의 3족원소라도 된다.
또 본 발명의 박막트랜지스터에 있어서는 소오스전극과 드레인적극이 대향하는 측면은 각각 테이퍼면으로 되어서, 그 테이퍼면의 전체면에 걸쳐서 저항접촉층이 형성되고, 그 저항접촉층을 개재해서 반도체층이 형성되어 있다. 이와 같이 드레인전극, 소오스전극의 대향측면은 테이퍼면으로 되어있기 때문에, 그 위에 형성되는 반도체층을 얇게, 예를 들면 500Å 이하, 100Å 내지 200Å, 즉 종래의 1/10 정도로 할 수 있으며, 따라서 반도체층의 저항을 충분히 높게할 수 있다. 그 결과 반도체층에 광도전효과가 존재하고 있어도 트랜지스터의 오프시의 저항을 충분히 높게할 수 있어, 차광층을 사용하지 않아도 된다.
이하, 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다. 먼저 본 발명의 제1의 실시예를, 그 제조방법을 설명하면서 설명한다. 제5a도에 도시한 바와 같이 유리등의 투명기판(11)상에 ITO 등의 투명도전막(31)이 형성되고, 그 투명도전막(31)을 에칭처리하여 소정의 패턴으로 형성하여, 제5b도에 도시한 바와 같이 드레인전극(15a), 소오스전극(19a)를 각각 형성한다. 액정표시소자의 경우는 제3도, 제4도에 대해서 설명한 바와 같이 표시전극(15), 소오스버스(19)도 동시에 형성한다.
또 본 실시예에 있어서는 이들 투명전극(15a)(19a)에 대하여 인을 함유시킨다. 즉 이들 전극(15)(15a)(19a), 소오스버스(19)등의 전체표면에 인함유층(32)을 형성한다. 이 인을 함유시킬려면 예를 들면 플라스마 CVD법에 의하여 행할수가 있으며, 기판(11)을 200℃ 내지 300℃로하고, pH3가스를 알곤가스로 5000ppm으로 희석하여, 10㏄/분의 속도로 공급하고, 압력102Torr의 분위기에서 20W의 고주파전력에 의해 플라스마화학적 기상성장을 수분간 행하므로서 인을 전극(15a)(19a)의 표면에 함유시킨다.
이와 같이 인함유층(32)을 형성한 후, 제5c도에 도시한 바와 같이 종래와 마찬가지로 예를 들면 아몰퍼스실리콘의 반도체층(21)을 형성하고, 그 위에 질화실리콘의 게이트절연막(22)을 형성하여, 다시 그 위에 게이트전극(23)을 형성하며, 동시에 게이트버스(18)를 형성한다. 다음에 제5d도에 도시한 바와 같이 보호층(29)을 예를 들면 질화실리콘에 의해 형성한다.
반도체층(21)은 고주파플라스마 CVD법에 의해서 기판을 200℃ 내지 300℃로해서 형성되나, 그때에 인함유층(32)의 인이 반도체층(21)으로 확산하여, 반도체층(21)과 전극(15a)(19a)의 전체접촉면에 걸쳐서 각각 인을 함유하는 저항접촉층(33)(34)이 제5c도에 도시한 바와 같이 형성된다. 이 저항접촉층(33)은 이와 같이 형성되기 때문에 매우 얇으나 확실하게 형성되며, 또한 반도체층(21)과 전극(15a) 및 (19a)이 서로 접촉하고 있는 전영역에 걸쳐서 형성되며, 즉 전극(15a)(19a)의 상면(게이트절연막(22)쪽의 면)뿐만 아니라, 측면에도 형성되어, 전극(15a)(19a)과 반도체층(21)과의 양호한 저항접촉을 얻게되어, 따라서 상기 Rs가 작은 박막트랜지스터를 얻을 수 있으며, 또한 드레인전압대 드레인전류특성에 오프세트가 없는 것을 얻을 수 있다. 또 반도체층(21)의 두께도 얇게할 수 있어, 이점에서도 Rs를 작게할 수 있다. 또 반도체층(21)의 광도전효과에 의한 영향이 작아서, 오프저항을 높게할 수 있다. 인을 플라스마 CVD에 의해 투명한 소오스 및 드레인전극에 확산시킬때에, 그 양에 비해서 매우 적으나 유리기판(11)이 노출표면에도 인이 확산한다. 유리기판에 확산한 인은 유리기판(11)의 표면영역에 머물고 그 근방에서 유리속의 나트륨등을 고정하는, 소위 ＂게터＂로서 작용한다. 특히 전극(15a)(19a)간의 채널부분에 인접한 유리기판(11)의 표면영역중의 나트륨등이 채널부분에 확산침입하는 것을 효과적을 막을 수 있다. 따라서 안정적으로 동작하는 박막트랜지스터를 얻을 수 있다. 또, 반도체층(21)을 형성하는 중에 있어서, 투명전극(15a)(19a)속의 인듐이나 주석이 인과 결합하고, 이들이 반도체층(21)에 확산하는 것을 방지할 수 있다. 또한 필요에 따라서 반도체층(21)을 소정의 형상으로 에칭할 때에 투명전극(15a)(19a)위 이외의 인함유층(32)을 제거해도 된다. 투명전극속에 인을 확산시킬려면 플라스마 CVD법에 한하지 않고 열확산을 행하여도 되며, 혹은 투명도전막의 형성시에 인을 동시에 함유시킬수도 있다. 또 인 외에 붕소를 투명전극에 함유시켜도 된다.
드레인전극(15a), 소오스전극(19a)과 반도체층(21)의 접촉부의 전체면에 저항접촉층을 형성할려면 다음과 같이 해도된다. 즉 제6도에서 제4도와 대응하는 부분에는 동일부호를 붙여서 표시한 바와 같이, 본 발명에 있어서는 드레인전극(15a), 소오스전극(19a)의 대항측면에는 유리기판(11)쪽에서 서로 가까워지는 테이퍼면(36)(37)이 형성된다. 이 테이퍼면(36)(37)은 예를 들면 투명도전막을 형성한 후, 그 투명도전막을 에칭해서 표시전극(15) 및 소오스버스(19)를 형성할 때에, 등방성에칭을 실시함으로써 형성된다. 등방성에칭은 기판(11)에 대하여 수직방향과 수평방향으로 동일속도로 행해지며, 그 테이퍼면(36)(37)은 각각 기판(11)에 대하여 45°정도 경사를 이룬다.
이 테이퍼면(36)(37)의 적어도 전체면에 있어서, 예를 들면 n+의 저항접촉층(33)(34)이 형성되고, 또 그 위에 아몰퍼스실리콘의 반도체층(21)이 형성된다. 이 위에 게이트절연막(22), 게이트전극(23)을 형성하고, 다시 보호층(29)을 형성한다. 저항접촉층(33)(34)으로서는 표시전극(15), 소오스버스(19)를 형성한 후, 인을 전체면에 걸쳐서 확산시키고, 그 n+층을 소정의 패턴으로 에칭처리한 후, 반도체층(21)을 형성하는 경우에 한 하지않고, 제5도에 대해서 설명한 바와 같이 전극(15), 소오스버스(19)를 형성하기위한 투명도전막으로서, 예를 들면 인을 함유한 것을 사용하며, 이에 비해 반도체층(21)을 전극(15a)(19a)위에 예를 들면 플라스마 CVD법에 의해 직접 형성하고, 그때에 전극(15a)(19a)속의 인이 석출하여, 이것이 반도체층(21)에 확산되어, n+의 저항접촉층(33)(34)을 전극(15a)(19a)과 반도체층(21)과의 접촉면에 자동적으로 얻도록 해도된다.
이와 같이 본 발명에 있어서는 드레인전극(15a), 소오스전극(19a)의 대항측면의 테이퍼면(36)(37)으로 되어있기 때문에, 반도체층(21)을 충분히 얇게, 예를 들면 100Å 내지 200Å정도로 해도, 그 전극(15a)(19a)과의 대접면의 전체면에 걸쳐서 양호하게 접촉한다. 이와 같이 반도체층(21)을 얇게 하면, 그 저항치가 커져서, 박막트랜지스터의 오프저항이 외부의 광에 의해서 영향되기 어렵고, 큰 오프저항을 얻을 수 있어, 차광층을 생략할 수 있다. 또 저항접촉층(33)(34) 반도체층(21)과 전극(15a)(19a)과의 접촉면의 전체면에 걸쳐서 형성되고, 충분한 면적에 걸쳐 반도체층(21)과 전극(15a)(19a)이 저항접촉되므로 드레인전압대 드레인전류특성은 제7도에 실선으로 표시한 바와 같이 오프세트가 없는 양호한 것으로 된다. 종래에 있어서는 점선으로 표시한바와 같이 오프세트가 있어, 작은 드레인전압에서는 드레인전류가 상승하지 않는다. 또한 최대 드레인전류도 본 발명에 의한 것보다도 작은것이었다. 따라서 본 발명의 트랜지스터에 의하면 그만큼 종래것보다 고속도로 표시전극에 대하여 전류를 공급할 수 있어, 고속동작이 가능해지고, 또한 오프세트가 없기 때문에 개조(階調)표시의 경우, 그 제어범위가 넓고, 또한 충분히 섬세하게 행하는 것이 가능해진다.
박막트랜지스터의 게이트전압을 10V, 드레인전압을 5V로 하였을때의 온전류는 제8도와 같이 반도체층(21)의 두께에 그다지 관계없이 일정하나, 오프전류는 게이트전압 0V, 드레인전압 5V이고, 박막트랜지스터의 반도체층(21)의 두께에 의해, 또 외래광에 의해서 변화한다. 본 발명에서는 반도체층(21)의 두께를 예를 들면 500Å, 즉 0.05μ A이하로 할 수 있어, 종래는 얇아도 0.1㎂, 즉 1000Å 정도 필요로 한 경우와 비교해서 오프전류를 1자릿수이상 적게할 수 있다. 제9도는 게이트전압에 대한 드레인전류의 특성을 표시한다. 게이트 전압이 0V 이하에 있어서는 외부의 광이 0인 경우는 실선(41)으로 표시한바와 같이 현저히 작은 드레인전류이다. 따라서 높은 온오프비를 얻을 수 있다. 10,000룩수의 외래광이 있는 상태에 있어서, 차광층(25)을 형성하지 않는경우에 있어서도 점선(42)과 같이 드레인전류는 꽤 작아서, 충분한 온오프비를 얻을 수 있는 것을 알 수 있다. 외래광이 100,000룩수의 경우는 차광층을 형성하므로서 점선(43)과 같은 드레인전류특성으로 된다. 또한 제9도에 있어서 드레인전압은 10V이며, 반도체층(21)의 두께는 0.03㎛, 채널길이는 10㎛, 채널폭은 100㎛이다.
이상 설명한 바와 같이 본 발명에 의하여 투명전극과 반도체층의 전체접촉영역에 걸쳐서 저항접촉층이 형성되어 있기 때문에 Rs가 작은 것을 얻을 수 있다. 또 투명전극으로서 인이나 붕소를 함유한 것을 사용해서 만드므로서 상기 Rs을 작게, 또한 안정된 박막트랜지스터를 얻을 수 있다. 또 본 발명의 박막트랜지스터에 의하면, 드레인버스(19)의 두께를 충분히 두껍게, 예를 들면 1000Å 정도이상으로 할 수도 있으며, 따라서 드레인버스(19)의 저항이 작고, 넓은 면적의 표시소자로서도 휘도가 경사하는 일 없이, 전체면에서 대략 한결같이 고른 휘도를 얻을 수 있다. 또한 드레인전극 및 소오스전극의 대향면이 테이퍼면으로 되어있기 때문에 반도체층(21)의 두께를 충분히 얇게할 수 있으며, 차광층을 형성하지 않아도 충분한 온오프비를 얻을수 있고, 또한 넓은면적에 걸쳐 반도체층(21)과 전극(15a)(19a)을 저항접촉시킬 수 있어, 오프세트가 없고, 개조표시를 섬세하게 또한 폭넓게 행할 수 있다. 또 드레인 전류도 크고, 그만큼 고속동작이 가능하다.
또 상술한 바와 같이 전극(15a)(19a)으로서 인 또는 붕소를 함유한 것을 사용하므로서 양호한 저항접촉층(33)(34)이 형성되기 때문에, 저항접촉층을 형성하기 위한 공정을 특별히 설정할 필요가 없다. 테이퍼면(36)(37)을 형성하나, 이 때문에 공정이 증가하는 일은 없으며, 전극형성을 위한 에칭은 등방성의 건식에칭 또는 습식에칭을 이용하면 되며, 특수한 처리를 할 필요는 없다. 또한 테이퍼면(36)(37)를 형성하나 채널면적은 종래의 것과 동일하게 할 수 있으며, 즉 채널길이를 작게할 수 있다.

Claims (12)

  1. 기판(11)상에 서로 분리되어서 형성된 소오스전극(19a) 및 드레인전극(15a)과, 이들 소오스전극(19a) 및 드레인전극(15a)간에 걸쳐서 상기 기판(11)상에 형성된 반도체층(21)과, 그 반도체층(21)상에 형성된 게이트절연막(22)과, 그 게이트절연막(22)상에 형성된 게이트전극(23)과, 상기 반도체층(21)과 상기 소오스전극(19a) 및 드레인전극(15a)과의 사이에 그 전역에 걸쳐서 각각 형성된 저항접촉층(33)(34)으로 이루어진 박막트랜지스터.
  2. 제1항에 있어서, 상기 저항접촉층(33)(34)은 상기 기판(11)의 판면과 대략 수직인, 상기 소오스전극(19a) 및 드레인전극(15a)의 대항쪽면과, 상기 게이트절연막(22)쪽의 상기 기판(11)의 판면과 대략 평행인 면에 각각 걸쳐서 연속하여 형성되어 있는 박막트랜지스터.
  3. 제1항에 있어서, 상기 소오스전극(19a) 및 드레인전극(15a)의 대향쪽면에는 테이퍼(36)(37)이 형성되고, 이들 테이퍼면(36)(37)면의 전체면에 걸쳐 상기 저항접촉층(33)(34)이 형성되어 있는 박막트랜지스터.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 소오스전극(19a) 및 드레인전극(15a)은 각각 인, 비소, 안티몬, 비스무트등의 5족 또는 붕소, 알루미늄, 가륨등의 3족의 원소를 함유하는 투명전극이고, 상기 저항접촉층(33)(34)은 상기 5족 또는 3족의 원소를 함유하는 n+또는 p+반도체층인 박막트랜지스터.
  5. 제4항에 있어서, 상기 반도체층은 아물퍼스실리콘인 박막트랜지스터.
  6. 제4항에 있어서, 상기 기판은 투명기판인 박막트랜지스터.
  7. 기판(11)상에 투명전극층(31)을 형성하는 제1공정과, 그 투명전극층(31)에 대하여 패턴에칭을 시행하여 소오스전극(19a)과 드레인전극(15a)을 분리형성하는 제2공정과, 그 소오스전극(19a) 및 드레인전극(15a)의 표면에 인, 비소, 안티몬, 비스무트등의 5족원소 또는 붕소, 알루미늄, 가륨등의 3족원소를 함유시켜서 원소함유층(32)을 형성하는 제3공정과, 그후 상기 소오스전극(19a) 및 드레인전극(15a)간에 걸쳐서 반도체층(21)을 형성함과 동시에 그 반도체층의 형성에 의해, 그 반도체층(21)과 상기 소오스전극(19a) 및 드레인전극(15a)과의 사이에 저항접촉층(33)(34)을 형성하는 제4공정과, 그 반도체층(21)상에 게이트절연막(22)을 형성하는 제5공정과, 그 게이트절연막(22)상에 게이트전극(23)을 형성하는 제6공정으로 이루어진 박막트랜지스터의 제조방법.
  8. 제7항에 있어서, 상기 제2공정은 등방성에칭에 의해 상기 소오스전극(19a) 및 드레인 전극(15a)의 측면에 테이퍼면(36)(37)을 형성하는 공정인 박막트랜지스터의 제조방법.
  9. 제7항 또는 제8항에 있어서, 상기 제3공정은 상기 5족원소 또는 3족원소를 함유하는 기체를 가열한 상기 기판(11)에 공급하여 고주파전력에 의해 플라스마 화학적 기상성장을 행하는 공정인 박막트랜지스터의 제조방법.
  10. 제9항에 있어서, 상기 제4공정도는 가열한 상기 기판(11)에 아몰퍼스실리콘을 고주파 플라스마화학적 기상성장법에 의해 형성하는 공정인 박막트랜지스터의 제조방법.
  11. 제7항 또는 제8항에 있어서, 상기 제3공정은 상기 5족 또는 3족원소를 상기 소오스전극(19a) 및 드레인전국(15a)에 열확산시키는 공정인 박막트랜지스터의 제조방법.
  12. 기판(11)상에 투명전극층(31)을 형성하는 제1공정과, 그 투명전극에 대하여 등방성에칭에 의해, 측면에 테이퍼면을 가진 소오스전극(19a) 및 드레인전극(15a)을 분리형성하는 제2공정과, 이들 소오스전극(19a) 및 드레인전극(15a)이 대향하는 상기 테이퍼측면(36)(37)이 전체면에 저항접촉층(33)(34)을 형성하는 제3공정과, 이들 저항접촉(33)(34)상 사이에 걸쳐서 반도체층(21)을 상기 기판(11)상에 형성하는 제4공정과, 그 반도체층(21)상에 게이트절연막(22)을 형성하는 제5공정과, 그 게이트절연막(22)상에 게이트전극(23)을 형성하는 제6공정을 가진 박막트랜지스터의 제조방법.
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