JPH04367268A - 薄膜トランジスタアレイ装置 - Google Patents
薄膜トランジスタアレイ装置Info
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- JPH04367268A JPH04367268A JP3168996A JP16899691A JPH04367268A JP H04367268 A JPH04367268 A JP H04367268A JP 3168996 A JP3168996 A JP 3168996A JP 16899691 A JP16899691 A JP 16899691A JP H04367268 A JPH04367268 A JP H04367268A
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- Japan
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- thin film
- film
- film transistor
- glass substrate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 28
- 239000010408 film Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000011521 glass Substances 0.000 claims abstract description 17
- 239000011159 matrix material Substances 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000005611 electricity Effects 0.000 abstract 1
- 230000003068 static effect Effects 0.000 abstract 1
- 238000004544 sputter deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタアレ
イ装置に関し、特にアクティブマトリックス型カラー液
晶表示装置等に使用される薄膜トランジスタアレイ装置
に関する。
イ装置に関し、特にアクティブマトリックス型カラー液
晶表示装置等に使用される薄膜トランジスタアレイ装置
に関する。
【０００２】
【従来の技術】図２はこの種従来の薄膜トランジスタア
レイ装置の断面図である。同図において、１はガラス基
板、２はガラス基板１の裏面全体に形成されたＩＴＯ膜
、４はＣｒ膜からなるゲート電極、５はゲート絶縁膜を
構成する窒化シリコン膜、６は活性層となるノンドープ
アモルファスシリコン膜（以下、ａ−Ｓｉ膜と記す）、
７は、コンタクト層を構成する、高濃度にリン（Ｐ）が
ドープされたアモルファスシリコン膜（以下、ｎ＋ 型
ａ−Ｓｉ膜と記す）、８、９は、それぞれＣｒ膜からな
るドレイン電極とソース電極、１０はＩＴＯ膜からなる
画素電極、１１は保護膜として全面に被着された窒化シ
リコン膜である。
レイ装置の断面図である。同図において、１はガラス基
板、２はガラス基板１の裏面全体に形成されたＩＴＯ膜
、４はＣｒ膜からなるゲート電極、５はゲート絶縁膜を
構成する窒化シリコン膜、６は活性層となるノンドープ
アモルファスシリコン膜（以下、ａ−Ｓｉ膜と記す）、
７は、コンタクト層を構成する、高濃度にリン（Ｐ）が
ドープされたアモルファスシリコン膜（以下、ｎ＋ 型
ａ−Ｓｉ膜と記す）、８、９は、それぞれＣｒ膜からな
るドレイン電極とソース電極、１０はＩＴＯ膜からなる
画素電極、１１は保護膜として全面に被着された窒化シ
リコン膜である。
【０００３】ここで、基板裏面に被着されたＩＴＯ膜２
は、製造工程中において、治工具、人体との接触により
ガラス基板が局部的に帯電するのを防止するために、お
よび液晶パネルに組み立てられた後に、内部デバイスを
静電シールドするために設けられた膜である。
は、製造工程中において、治工具、人体との接触により
ガラス基板が局部的に帯電するのを防止するために、お
よび液晶パネルに組み立てられた後に、内部デバイスを
静電シールドするために設けられた膜である。
【０００４】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタアレイ装置では、ガラス基板裏面への局部的
帯電は防ぐことはできるものの、ガラス基板上に形成さ
れる各絶縁膜へ与えられる、製造工程中での局部的帯電
は避けることができない。そのため、従来例では局部的
な過大電圧の発生が起こりやすく、デバイスの劣化や破
壊を完全に防ぐことができなかった。
ランジスタアレイ装置では、ガラス基板裏面への局部的
帯電は防ぐことはできるものの、ガラス基板上に形成さ
れる各絶縁膜へ与えられる、製造工程中での局部的帯電
は避けることができない。そのため、従来例では局部的
な過大電圧の発生が起こりやすく、デバイスの劣化や破
壊を完全に防ぐことができなかった。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タアレイ装置は、表面、裏面および側面に透明導電性薄
膜が形成されたガラス基板上に、絶縁膜を介して複数の
薄膜トランジスタとそれぞれの薄膜トランジスタに接続
された画素電極とを設けたものである。
タアレイ装置は、表面、裏面および側面に透明導電性薄
膜が形成されたガラス基板上に、絶縁膜を介して複数の
薄膜トランジスタとそれぞれの薄膜トランジスタに接続
された画素電極とを設けたものである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例を示す断面図で
ある。本実施例を作製するには、まずガラス基板１上に
、スパッタ法でＩＴＯ膜２を形成する。片面しか形成さ
れない通常のスパッタ装置を用いる場合、表側（素子形
成面側）と裏側との２回のスパッタが必要である。この
場合、治具の工夫により側面へもＩＴＯがスパッタされ
るようにしておく。側面については全領域に成膜される
ことが望ましいが、大部分の領域にＩＴＯが被着されそ
して表、裏面のＩＴＯ膜が確実に接続されていれば、実
際上本発明の目的が損なわれることはない。
て説明する。図１は、本発明の一実施例を示す断面図で
ある。本実施例を作製するには、まずガラス基板１上に
、スパッタ法でＩＴＯ膜２を形成する。片面しか形成さ
れない通常のスパッタ装置を用いる場合、表側（素子形
成面側）と裏側との２回のスパッタが必要である。この
場合、治具の工夫により側面へもＩＴＯがスパッタされ
るようにしておく。側面については全領域に成膜される
ことが望ましいが、大部分の領域にＩＴＯが被着されそ
して表、裏面のＩＴＯ膜が確実に接続されていれば、実
際上本発明の目的が損なわれることはない。
【０００７】ＩＴＯ成膜時の温度は、２００℃〜５００
℃の範囲内で後工程の条件に応じて設定する。２００℃
以下の低温でＩＴＯ膜を形成してもよいが、この場合、
後の製造工程でのエッチング工程等でＩＴＯ膜が除去さ
れてしまわないように、予め高温（２００℃〜５００℃
）でアニールしておくことが必要となる。
℃の範囲内で後工程の条件に応じて設定する。２００℃
以下の低温でＩＴＯ膜を形成してもよいが、この場合、
後の製造工程でのエッチング工程等でＩＴＯ膜が除去さ
れてしまわないように、予め高温（２００℃〜５００℃
）でアニールしておくことが必要となる。
【０００８】この後酸化シリコン膜３をスパッタ法で形
成し、その上にＣｒ膜を被着し、これをパターニングし
てゲート電極４を形成し、さらにその上にプラズマＣＶ
Ｄ法によりゲート絶縁膜となる窒化シリコン膜５を堆積
する。
成し、その上にＣｒ膜を被着し、これをパターニングし
てゲート電極４を形成し、さらにその上にプラズマＣＶ
Ｄ法によりゲート絶縁膜となる窒化シリコン膜５を堆積
する。
【０００９】次に、プラズマＣＶＤ法によりａ−Ｓｉ膜
６とｎ＋ 型ａ−Ｓｉ膜７とを成長させ、これを薄膜ト
ランジスタの領域としてパターニングする。続いて、Ｃ
ｒ膜を被着しこれをパターニングしてドレイン電極８と
ソース電極９を形成し、両電極８、９間のｎ＋ 型ａ−
Ｓｉ膜７をエッチング除去する。
６とｎ＋ 型ａ−Ｓｉ膜７とを成長させ、これを薄膜ト
ランジスタの領域としてパターニングする。続いて、Ｃ
ｒ膜を被着しこれをパターニングしてドレイン電極８と
ソース電極９を形成し、両電極８、９間のｎ＋ 型ａ−
Ｓｉ膜７をエッチング除去する。
【００１０】次に、ＩＴＯ膜をスパッタ法で成膜し、こ
れをパターニングして画素電極１０を形成する。さらに
、保護膜となる窒化シリコン膜１１をプラズマＣＶＤ法
により成長させる。
れをパターニングして画素電極１０を形成する。さらに
、保護膜となる窒化シリコン膜１１をプラズマＣＶＤ法
により成長させる。
【００１１】本実施例においては、ＩＴＯ膜で全表面が
覆われたガラス基板を用いているので、製造工程中に帯
電した治工具、人体等と接触してもガラス基板に局部的
帯電が行われることはなくなる。本実施例においても、
製造工程中に絶縁性被膜に局部的帯電がなされることは
起こりうる。しかし、比較的近傍に導電性薄膜が存在し
ていることにより、帯電は均等化されるためデバイスに
対する悪影響は回避できる。
覆われたガラス基板を用いているので、製造工程中に帯
電した治工具、人体等と接触してもガラス基板に局部的
帯電が行われることはなくなる。本実施例においても、
製造工程中に絶縁性被膜に局部的帯電がなされることは
起こりうる。しかし、比較的近傍に導電性薄膜が存在し
ていることにより、帯電は均等化されるためデバイスに
対する悪影響は回避できる。
【００１２】なお、本発明は、上記実施例に限定される
ものではなく、例えばＩＴＯ膜はＳｎＯ２ 膜に置き替
えることができる。また、ガラス基板全面に導電性薄膜
を設けたことにより、ゲート電極と図示されていないゲ
ート電極バスラインの容量が増加するために、回路動作
上に悪影響が生じるような場合には、ゲート電極および
そのバスライン下のＩＴＯ膜の一部または全部を除去す
ることができる。ドレイン電極と図示されていないドレ
インバスラインに関しても同様である。
ものではなく、例えばＩＴＯ膜はＳｎＯ２ 膜に置き替
えることができる。また、ガラス基板全面に導電性薄膜
を設けたことにより、ゲート電極と図示されていないゲ
ート電極バスラインの容量が増加するために、回路動作
上に悪影響が生じるような場合には、ゲート電極および
そのバスライン下のＩＴＯ膜の一部または全部を除去す
ることができる。ドレイン電極と図示されていないドレ
インバスラインに関しても同様である。
【００１３】
【発明の効果】以上説明したように、本発明は、透明導
電性薄膜により全面が被着されたガラス基板を用い、そ
の上に薄膜トランジスタと画素電極とを形成したもので
あるので、ガラス基板上に局部的帯電が発生することが
なくなり、また、薄膜トランジスタに関連した絶縁膜に
局部的帯電が発生した場合には速やかに放電が行われる
ので、デバイスの劣化や破壊は確実に回避できる。
電性薄膜により全面が被着されたガラス基板を用い、そ
の上に薄膜トランジスタと画素電極とを形成したもので
あるので、ガラス基板上に局部的帯電が発生することが
なくなり、また、薄膜トランジスタに関連した絶縁膜に
局部的帯電が発生した場合には速やかに放電が行われる
ので、デバイスの劣化や破壊は確実に回避できる。
【００１４】さらに、画素電極下に全面的に導電性薄膜
が形成されたことにより、画素電極の保持容量を大きく
確保することができるという副次的効果も有する。
が形成されたことにより、画素電極の保持容量を大きく
確保することができるという副次的効果も有する。
【図１】 本発明の一実施例を示す断面図。
【図２】 従来例の断面図。
１…ガラス基板、 ２…ＩＴＯ膜、 ３…
酸化シリコン膜、 ４…ゲート電極、 ５
…窒化シリコン膜、 ６…ノンドープアモルファ
スシリコン膜（ａ−Ｓｉ膜）、 ７…Ｐドープア
モルファスシリコン膜（ｎ＋ 型ａ−Ｓｉ膜）、
８…ドレイン電極、 ９…ソース電極、
１０…画素電極、 １１…窒化シリコン膜。
酸化シリコン膜、 ４…ゲート電極、 ５
…窒化シリコン膜、 ６…ノンドープアモルファ
スシリコン膜（ａ−Ｓｉ膜）、 ７…Ｐドープア
モルファスシリコン膜（ｎ＋ 型ａ−Ｓｉ膜）、
８…ドレイン電極、 ９…ソース電極、
１０…画素電極、 １１…窒化シリコン膜。
Claims (2)
- 【請求項１】 表面、裏面および側面に透明導電性薄
膜が形成されているガラス基板と、前記ガラス基板の表
面上に形成された絶縁膜と、絶縁膜上にマトリックス状
に配置された複数の薄膜トランジスタと、各薄膜トラン
ジスタに接続された複数の画素電極と、を備えた薄膜ト
ランジスタアレイ装置。 - 【請求項２】 ゲート電極とゲート電極バスラインお
よびドレイン電極とドレイン電極バスライン下の前記透
明導電性薄膜の少なくとも一部分は除去されている請求
項１記載の薄膜トランジスタアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168996A JPH04367268A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168996A JPH04367268A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367268A true JPH04367268A (ja) | 1992-12-18 |
Family
ID=15878422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168996A Pending JPH04367268A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367268A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491969B2 (en) | 2005-09-15 | 2009-02-17 | Au Optronics Corp. | Organic light emitting diode display |
| CN102496625A (zh) * | 2011-08-15 | 2012-06-13 | 友达光电股份有限公司 | 薄膜晶体管、画素结构及其制造方法 |
| CN102723310A (zh) * | 2012-07-02 | 2012-10-10 | 深圳市华星光电技术有限公司 | 一种阵列基板的制作方法、阵列基板和液晶显示装置 |
| JP5310559B2 (ja) * | 2007-10-03 | 2013-10-09 | コニカミノルタ株式会社 | 電極の製造方法、電子回路パターン、薄膜トランジスタ素子及び有機エレクトロルミネッセンス素子 |
| US8900938B2 (en) | 2012-07-02 | 2014-12-02 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Manufacturing method of array substrate, array substrate and LCD device |
| WO2024252675A1 (ja) * | 2023-06-09 | 2024-12-12 | シャープディスプレイテクノロジー株式会社 | 半導体装置の製造方法、および表示装置の製造方法 |
-
1991
- 1991-06-14 JP JP3168996A patent/JPH04367268A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491969B2 (en) | 2005-09-15 | 2009-02-17 | Au Optronics Corp. | Organic light emitting diode display |
| JP5310559B2 (ja) * | 2007-10-03 | 2013-10-09 | コニカミノルタ株式会社 | 電極の製造方法、電子回路パターン、薄膜トランジスタ素子及び有機エレクトロルミネッセンス素子 |
| CN102496625A (zh) * | 2011-08-15 | 2012-06-13 | 友达光电股份有限公司 | 薄膜晶体管、画素结构及其制造方法 |
| US9117915B2 (en) | 2011-08-15 | 2015-08-25 | Au Optronics Corporation | Thin film transistor, pixel structure and method for fabricating the same |
| CN102723310A (zh) * | 2012-07-02 | 2012-10-10 | 深圳市华星光电技术有限公司 | 一种阵列基板的制作方法、阵列基板和液晶显示装置 |
| CN102723310B (zh) * | 2012-07-02 | 2014-05-14 | 深圳市华星光电技术有限公司 | 一种阵列基板的制作方法、阵列基板和液晶显示装置 |
| US8900938B2 (en) | 2012-07-02 | 2014-12-02 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Manufacturing method of array substrate, array substrate and LCD device |
| WO2024252675A1 (ja) * | 2023-06-09 | 2024-12-12 | シャープディスプレイテクノロジー株式会社 | 半導体装置の製造方法、および表示装置の製造方法 |
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