JPS6281721A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6281721A
JPS6281721A JP60223103A JP22310385A JPS6281721A JP S6281721 A JPS6281721 A JP S6281721A JP 60223103 A JP60223103 A JP 60223103A JP 22310385 A JP22310385 A JP 22310385A JP S6281721 A JPS6281721 A JP S6281721A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor chip
bonding
package
plural
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60223103A
Other languages
English (en)
Inventor
Hidetake Fujii
藤井　秀壮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60223103A priority Critical patent/JPS6281721A/ja
Publication of JPS6281721A publication Critical patent/JPS6281721A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、特に１つのノソソケージ内
に２つ以上の半導体チップを積載したものである。
〔発明の技術的背景〕
従来、半導体装置としては例えば第２図に示すものが知
られている。
図中の１は第１の／？ツケージである。この第１の・セ
ッケーソ１の上面には、該・七ツケーノ１の長手方向に
活って複数のソケット穴２・・・が設けられている。ま
た、第１のｉＪ？ノケージノの側壁には、該・ぞノケー
ノ１の長手方向に沿って複数の第１の端子３・・・が設
けられている。前記第１のパッケージ１のソケット穴２
・・・には、第２のパッケージ４の複数の第２の端子４
・・・が挿入される。
こうした構造の半導体装置において、第１のノヂッケー
ジ１がＣＰＵ　（中央演算処理装置）、第２のノＪ？ツ
ケージ４がＲＯＭ　（胱出し専用メモリ）であるとすれ
ば、Ｒ６間を差し換えることによりＣＰＵの機能を変え
ることができ、かつ必要な面積はパッケージ１個分で良
いという利点がある。
〔背景技術の問題点〕
しかしながら、従来技術によれば、以下の問題点を有す
る。
■　ソケット穴２を備えた第１の・！ツケージｌが非常
に高価になる。
■　半導体チップ自体が高価なＣＰＵ等に使えても、安
価な大量生産品では不利である。
■　第２のノぞノケージ４を第１のｉＰッケーノ１に搭
載する構造となっているため、・母ツケージの全高が高
くなる。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、１つの・平
ツケージ内に２以上の半導体チップを希載することによ
シ、高機能、高密度で低コストの半導体装置を提供する
ことを目的とする。
〔発明の概要〕
本発明の要旨は、１つの半導体・ぞソケーゾ内に複数の
半導体チップを縦積みに搭載して封止することにより、
これによシ高機能化、高密度化及び低コスト化を図った
ことである。
〔発明の実施例〕
以下、本発明の一実施例を第１図を参照して説明する。
図中の１１は、半導体パッケージである。この・ぞツケ
ーノ１１内には図示しない内部配線が設けられ、後記ビ
ンディングポストとリード間を電気的に接続している。
このパッケージ１１内には、第１の半導体チップ１２が
封止されている。この半導体チップ１２には、第２の半
導体チップ１３が重ねて搭載されている。前記第１の半
導体チップノ２の周辺には、適宜複数のボンディングポ
スト１４・・・が設けられている。
前記第１の半導体チソｆｚｚの縁部には、適宜複数の第
１のはンディングパッド１５・・・カ設ケられている。
また、前記第２の半導体チップ１３の縁部には、適宜複
数の第２のビンディング／ンッド１６・・・が設げられ
ている。前記第１．第２のボンディングパッド１５．１
６間、第１のボンディング／マッドＪ５とボンディング
ポスト１４間、及び第２のゾンデイングツｅ　７ド１６
とボンディングポスト１４間は、夫々がンディングワイ
ヤ１７・・・によって電気的に接続されている。
本発明に係る半導体装置は、第１図に示す如く、１つの
半導体ノセノケージ１ノ内に第１．第２の半導体チップ
１２．１３を縦積みに搭載し、それらの電気的接続をボ
ンディングワイヤＪ７により行う構造となっている。従
って、従来と比べ小体積で高機能化を図ることができる
。また、パッケージ自体も低コストで済む。
なお、上記実施例では、１つの半導体パッケージ内に２
つの半導体チップを搭載する場合について述べたが、こ
れに限らず、３つ以上搭載しても上記実施例と同様な効
果を期待できる。
〔発明の効果〕
以上詳述した如く本発明によれば、１つのパッケージ本
体内に２つ以上の半導体チップを搭載することにより、
高機能、高密度の半導体装置を提供できる。
【図面の簡単な説明】
第１図は本発明の一実施例に係る半導体装置の平面図、
第２図は従来の半導体装置Ｒ親図である。　　　　　　
　　　　　　　　　　　ｔｌｌ・・・半導体パッケージ
、１２．１３・・・半導体テノゾ、１４・・・カ？ンデ
ィングポスト、１５゜１６・・・ピンガイングパッド、
１７・・・ボンディングワイヤ。

Claims (1)

    【特許請求の範囲】
  1. １つの半導体パッケージと、このパッケージ内に縦積み
    に搭載して封止された複数の半導体チップと、前記半導
    体パッケージ及び複数の半導体チップ間を電気的に接続
    するボンディングワイヤとを具備することを特徴とする
    半導体装置。
JP60223103A 1985-10-07 1985-10-07 半導体装置 Pending JPS6281721A (ja)

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Application Number Priority Date Filing Date Title
JP60223103A JPS6281721A (ja) 1985-10-07 1985-10-07 半導体装置

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JP60223103A JPS6281721A (ja) 1985-10-07 1985-10-07 半導体装置

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Publication Number Publication Date
JPS6281721A true JPS6281721A (ja) 1987-04-15

Family

ID=16792871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60223103A Pending JPS6281721A (ja) 1985-10-07 1985-10-07 半導体装置

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JP (1) JPS6281721A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5156983A (en) * 1989-10-26 1992-10-20 Digtial Equipment Corporation Method of manufacturing tape automated bonding semiconductor package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5156983A (en) * 1989-10-26 1992-10-20 Digtial Equipment Corporation Method of manufacturing tape automated bonding semiconductor package

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