JPH0387054A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0387054A
JPH0387054A JP1226067A JP22606789A JPH0387054A JP H0387054 A JPH0387054 A JP H0387054A JP 1226067 A JP1226067 A JP 1226067A JP 22606789 A JP22606789 A JP 22606789A JP H0387054 A JPH0387054 A JP H0387054A
Authority
JP
Japan
Prior art keywords
leads
island
islands
semiconductor device
chip
Prior art date
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Pending
Application number
JP1226067A
Other languages
English (en)
Inventor
Nobuharu Yano
矢野　伸春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0387054A publication Critical patent/JPH0387054A/ja
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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、 半導体装置に関する。
〔従来の技術〕
特に樹脂封止型の 従来の樹脂封止型半導体装置は、第２図に示すように、
同一平面上に設けたアイランドｌａ。
１ｂとアイランドｌａ、ｌｂのそれぞれの周囲に設けた
内部リード２ａ、２ｂとを有し、アイランドｌａ、ｌｂ
のそれぞれに搭載した半導体チップ３ａ、３ｂと内部リ
ード２ａ、２ｂのそれぞれを接続して樹脂体５によりア
イランドｌａ、ｌｂ及び内部リード２ａ、２ｂを含んで
封止し、内部リード２ａ、２ｂに接続した外部リード６
ａ、６ｂを整形していた。
〔発明が解決しようとする課題〕
上述した従来の複数個の半導体チップを同一パッケージ
内に封止する半導体装置は、同一平面上に設けたそれぞ
れのアイランド上に各半導体チップをマウントしている
ため、パッケージの寸法が大きくなり、回路基板の占有
面積が大きくなるという問題点がある。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体チップを搭載した複数の
アイランドと、前記アイランドのそれぞれの周囲に配置
して前記半導体チップと電気的に接続する内部リードと
、前記アイランド及び前記アイランドの周囲に配置した
内部リードの組合せを互に隔離して複数層に配置し且つ
前記アイランド及び前記内部リードの複数の組合せを同
一パッケージ内に封止した樹脂体とを有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例の一
部切欠平面図及びＡ−Ａ’線断面図並びにＢ−Ｂ’線断
面図である。
半導体チップ３ａを搭載したアイランド１ａと、アイラ
ンド１ａの周囲に同一平面内で配置したリード２ａと、
半導体チップ３ｂを搭載してアイランド１ａと平行に間
隔を有して設けたアイランド１ｂと、アイランド１ｂの
周囲の同一平面内に配置したリード２ｂと、半導体チッ
プ３ａとリード２ａとの間及び半導体チップ３ｂとリー
ド２ｂとの間をそれぞれ接続するボンディング線４と、
アイランドｌａ、ｌｂ及び内部リード２ａ。
２ｂを含めて同一パッケージ内に封止した樹脂体５と内
部リード２ａ、２ｂに接続して樹脂体５の外部に導出し
、整形した外部リード６ａ、６ｂを有して半導体装置を
構成する。
〔発明の効果〕
以上説明したように本発明は、各半導体チップをマウン
としているアイランドを上下２層にして封止することに
より、パッケージの寸法を縮減することが可能となり、
回路基板の占有面積が半導体チップを１個マウントした
半導体装置と同一にでき、実装面積を縮小して実装密度
を向上できるという効果を有する。
【図面の簡単な説明】
第１図（ａ）、、（ｂ）、（Ｃ）は本発明の一実施例の
切欠平面図及びＡ−Ａ’線断面図並びにＢ−Ｂ’線断面
図、第２図（ａ）、（ｂ）は従来の半導体装置の切欠平
面図及びｃ−ｃ’線断面図である。 ｌａ、ｌｂ・・・アイランド、２ａ、２ｂ・・・内部リ
ード、３ａ、３ｂ・・・半導体チップ、４・・・ボンデ
ィング線、５・・・樹脂体、６ａ、６ｂ・・・外部リー
ド。

Claims (1)

    【特許請求の範囲】
  1. 半導体チップを搭載した複数のアイランドと、前記アイ
    ランドのそれぞれの周囲に配置して前記半導体チップと
    電気的に接続する内部リードと、前記アイランド及び前
    記アイランドの周囲に配置した内部リードの組合せを互
    に隔離して複数層に配置し且つ前記アイランド及び前記
    内部リードの複数の組合せを同一パッケージ内に封止し
    た樹脂体とを有することを特徴とする半導体装置。
JP1226067A 1989-08-30 1989-08-30 半導体装置 Pending JPH0387054A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270302A (ja) * 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置
JP2008300672A (ja) * 2007-05-31 2008-12-11 Sanyo Electric Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270302A (ja) * 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置
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