JPS6282718A - パワ−オンリセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワーオンリセット回路に関する。

〔従来の技術〕

従来のパワーオンリセット回路は、電源を接にするたび
にクロックに非同期な信号を１回出力する回路に、Ｄ型
フリップフロップなどのラッチ回路を接続してクロック
に同期したリセッＩ・信号を出力し、他の電子回路の初
期設定のために使用していた。

第３図は従来のパワーオンリセット回路の一例の回路図
である。

第３図に示すように、従来のパワーオンリセ・・ｌト回
路は、第１の電源ＶＤＤと第２の電源Ｖ　５　Ｓとの間
に抵抗ＲとコンデンサＣとを直列接続し、抵抗Ｒとコン
デンサＣの接続点Ｎ２と電源ＶＤＤとの間に、電源ＶＤ
Ｄを断にしたときコンデンサＣに蓄積された電荷を放出
するダイオードＤを接続し、さらに接続点Ｎ２にインバ
ータｆＮＶの入力端子を接続した非同期のリセットパル
ス発生回路６と、リセットパルス発生回路６の出力端子
Ｎ３がＤ型フリップフロッ１Ｆの入力端子に接続される
構成となっている。

次に、第４図を参照して第３図に示すパワーオンリセッ
ト回路の動作について説明する。

第４図は第３図に示すパワーオンリセット回路の動作を
説明するための出力電圧の波形図である。

第３図において、電源ＶＳＳがＯＶで電源Ｖ。Ｄが第４
図に破線で示すように印加された場合、接続点Ｎ２の電
圧はコンデンサＣと抵抗Ｒで定まる時定数ＣＲで第４図
に一点鎖線で示すように立上る。

このとき、接続点Ｎ２に入力端子が接続されるインバー
タＩＮＶの出力端子Ｎ３における電圧は電源Ｖｐｐが接
になると同時に立上り、接続点Ｎ２の電圧がインバータ
ＩＮＶのしきい値を越えると反転し立下るため、第４図
に実線で示すような非同期のリセット信号が出力される
。

このリセット信号をＤ型フリップフロッ１Ｆでラッチす
ることにより、クロックＣＬＫに同期したリセット信号
がＤ型フリップフロップＦから出力される。

〔発明が解決しようとする問題点〕

上述した従来のパワーオンリセット回路は、クロックに
同期したリセット信号を出力させるために、リセットパ
ルス発生回路の出力にＤ型フリップフロップなどのラッ
チ回路が必要になるという問題点がある。

さらに、このパワーオンリセット回路を半導体基板上に
集積回路として形成しようとするとき、上記の抵抗、ダ
イオード、コンデンサの各素子が大きな面積を必要とす
るので、半導体基板の所要面積が非常に大きなものにな
る上に、これらの素子を作るための製造工程が増加する
という問題点がある。

また、リセットパルス発生回路の出力のパルス幅が、コ
ンデンサＣと抵抗Ｒの時定数によって決まるため、これ
ら素子の値のばらつきが大きいと、リセットパルス発生
回路の出力パルス幅が短か過てＤ型フリップフロップに
ラッチされない、又は長過てリセット信号がなかなか消
滅しないことになり、クロックの周期と時定数ＣＲとを
適切に選ぶ必要があるなど設計が非常に困難になるとい
う問題点がある。

本発明の目的は、ラッチ回路を設ける必要がなく、半導
体基板の所要面積が小さくかつ製造工程を増加すること
なく集積回路に組込むことが可能で、任意の幅のクロッ
クに同期したリセット信号を得ることができるパワーオ
ンリセット回路を提供することにある。

〔問題点を解決するための手段〕

本発明のパワーオンリセト回路は、ゲートとソースとが
クロック入力端子に接続されたＮチャネル型の第１のト
ランジスタと、ドレインが前記第１のトランジスタのド
レインに接続されソースとゲートとが電源端子に接続さ
れたＰチャネル型の第２のトランジスタと、入力端子が
前記第１及び第２のトランジスタのドレインに接続され
たＣＭＯＳインバータとを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の回路図である。

第１図に示すパワーオンリセット回路は、ゲートとソー
スとがクロック入力端子７に接続されたＮチャネル型の
第１のトランジスタ１と、ドレインがトランジスタ１の
ドレインに接続されソースとゲートとが電源端子８に接
続されたＰチャネル型の第２のトランジスタ２と、入力
端子がトランジスタ１，２のドレインの接続点Ｎ、に接
続されたＣ０Ｍ５インバータ３とを含んで構成される。

次に、第１図に示す実施例の動作について第２図（ａ）
〜（ｄ）を参照して説明する。

第２図（ａ）〜（ｄ）は第１図に示す実施例の動作を説
明するための波形図である。

第１図において、第２の電源Ｖ５５がＯＶで、電源端子
８に第１の電源■ＤＤが、第２図（ａ）に示すように、
時間Ｔ。に印加されると、接続点Ｎ。

の電圧は、第２図（Ｃ）に示すように時間Ｔ。ではＯＶ
であるため、入力端子が接続点Ｎ。に接続されているＣ
ＭＯＳインバータ３の出力端子Ｎ１の電圧は、第２図（
ｄ）に示すように、時間Ｔ。

に立上る。

第２図（ｂ）に示すように、時間Ｔｏではクロック入力
端子７にクロックＣＬＫは供給されていない。

次に、時間Ｔ】にクロックＣＬＫをクロック入力端子７
に供給すると、トランジスタ１を通して接続点Ｎ。の電
圧は、第２図（ｃ）に示すように時間Ｔ１に立上る。接
続点Ｎ。の電圧がＣＭＯＳインバータ３のしきい電圧を
越えるとＣＭＯＳインバータ３の出力電圧は反転して立
下るため、第２図（ｄ）に示すように、ＣＭＯＳインバ
ータ３の出力端子Ｎ、からリセット信号が出力される。

なお、接続点Ｎ、にはトランジスタ１．２のドレインの
拡散容ｉ、ＣＭＯＳインバータ３のゲート容量、配線容
量等が電荷を保持するための容量として作用するため、
クロックＣＬＫが立下っても接続点Ｎ。の電圧は保持さ
れる。

次に、第２図（ａ）に示すように、電源ＶＤＤが時間Ｔ
２に断になると、接続点Ｎｏにおける電圧は、上記した
浮遊容量に蓄積されていた電荷がトランジスタ２を通し
て直ちに放電されることにより、接続点Ｎｏの電圧は、
第２図（Ｃ）に示すように、立下る。

第２図（ｄ）に示すように、時間Ｔ２ではＣＭＯＳイン
バータ３は電源ＶＤＤが断になっているので動作せず、
その出力端子Ｎ！の電圧はｏ■になっている。

従って、第１図に示すパワーオンリセット回路は電源Ｖ
ｐｐを接にし、クロックｃＬＫ　′！！：電？ＦＸ　Ｖ
　ＤＤの印加後の希望する時間に入力することにより、
電源ＶＤＤの接・断ごとに所定のパルス幅を有するリセ
ット信号を出力することができる。

〔発明の効果〕

以上説明したように本発明のパワーオンリセ・ソト回路
は、すべての素子をＭＯＳ）−ランジスタで構成しなの
で、半導体チップの所要面積が小さくなり、かつ製造工
程を増加することなく半導体集積回路に組込むことがで
き、さらに、リセット信号の消滅のタイミングをクロッ
ク信号の立上りで行うので、Ｄ型クリップフロップのよ
うなラッチ回路を用いることなく任意の幅のクロック信
号に同期したリセット信号を得ることができるとい゛う
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図（ａ）〜（
ｄ）は第１図に示すパワーオンリセット回路の動作を説
明するための波形図、第３図は従来のパワーオンリセッ
ト回路の一例の回路図、第４図は第３図に示すパワーオ
ンリセット回路の動作を説明するための出力電圧の波形
図である。 １．２・・・トランジスタ、３・・・ＣＭＯＳインバー
タ、６・・・リセットパルス発生回路、７・・・クロッ
ク入力端子、８・・・電源端子、ＣＬＫ・・・クロック
、Ｆ・・・Ｄ型フリップフロップ、Ｎｏ・・・接続点、
Ｎ１・・・出力端子。 年　ｆＵＫＪ 雪 第　２　図

Claims (1)

【特許請求の範囲】
1. ゲートとソースとがクロック入力端子に接続されたＮチ
   ャネル型の第１のトランジスタと、ドレインが前記第１
   のトランジスタのドレインに接続されソースとゲートと
   が電源端子に接続されたＰチャネル型の第２のトランジ
   スタと、入力端子が前記第１及び第２のトランジスタの
   ドレインに接続されたＣＭＯＳインバータとを含むこと
   を特徴とするパワーオンリセット回路。