JPS6283676A - Ｉｃ試験方式 - Google Patents
Ｉｃ試験方式Info
- Publication number
- JPS6283676A JPS6283676A JP60225246A JP22524685A JPS6283676A JP S6283676 A JPS6283676 A JP S6283676A JP 60225246 A JP60225246 A JP 60225246A JP 22524685 A JP22524685 A JP 22524685A JP S6283676 A JPS6283676 A JP S6283676A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- memory
- test
- lsi
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＩＣ（末梢回路）の試験方式に関し、特にＬＳ
Ｉ（大Ｊｕ模集積回路）試験機を使用したＬＳＩ試験方
式に関するものである。
Ｉ（大Ｊｕ模集積回路）試験機を使用したＬＳＩ試験方
式に関するものである。
従来技韮
従来、この（ΦのＬＳＩ試験においては、一定の規［相
性をイ１’Ｊ’ ７．、ｙ−テストパターンを作成して
しＳｌ等のＩ Ｃの試験を行っている。
性をイ１’Ｊ’ ７．、ｙ−テストパターンを作成して
しＳｌ等のＩ Ｃの試験を行っている。
上述した従来の試験方式は、規則性を右するテストパタ
ーンにより、ＬＳＩ内部の全素子を順次試験づるよ・）
になっている。そのため、実装置におｉＪ ６動（′１
どは必ずしも一致せず、パターン効宋等による誤動作が
検出されないために、ＬＳＩ試験機ぐは良品と判定され
たＬＳＩが実装置°では誤動作としＣ不良品となる場合
があるという欠点があった１゜ また、従来は試験のためのテストデータパターン作成を
人手で行っていたためパターン作成に多大の１５闇と労
力を要するという欠点もあり、１３］の多Ｇｉ：了化に
伴って大きな障害となっていた。
ーンにより、ＬＳＩ内部の全素子を順次試験づるよ・）
になっている。そのため、実装置におｉＪ ６動（′１
どは必ずしも一致せず、パターン効宋等による誤動作が
検出されないために、ＬＳＩ試験機ぐは良品と判定され
たＬＳＩが実装置°では誤動作としＣ不良品となる場合
があるという欠点があった１゜ また、従来は試験のためのテストデータパターン作成を
人手で行っていたためパターン作成に多大の１５闇と労
力を要するという欠点もあり、１３］の多Ｇｉ：了化に
伴って大きな障害となっていた。
Ｌ叩膓ｌ飽
本発明は上記従来の乙のの欠点を除去すべくなされたし
のであり、その目的とするどころは、ＬＳＩの実装置４
における実際の動作モードにて被試験ＬＳＩの試験を行
うことが可能なＩＣ試験方式を提供することにある。
のであり、その目的とするどころは、ＬＳＩの実装置４
における実際の動作モードにて被試験ＬＳＩの試験を行
うことが可能なＩＣ試験方式を提供することにある。
本発明の他の目的は、テストパターン作成が何等労力を
要することなく短時間で作成可能なＩＣ試験方式を提供
１“ることである。
要することなく短時間で作成可能なＩＣ試験方式を提供
１“ることである。
５１！帆の構成
本発明によれば、被試験ＩＣ（集積回路）が実際に実装
されるべき実回路装置７３日ら前記１ｃの各端子におけ
る入力データパターン及び出力データパターンを夫々導
出して記憶するパターンメモリを設け、前記パターンメ
モリの前記入力データパターンを前記被試験ＩＣへの試
験人カデークとして印加し、そのとき１！′？られる前
記被試験ＩＣの出力データパターンを前記パターンメモ
リの前記出力データパターンと比較するようにしたこと
を特徴とするＩＣ試験方式が１！１られる。
されるべき実回路装置７３日ら前記１ｃの各端子におけ
る入力データパターン及び出力データパターンを夫々導
出して記憶するパターンメモリを設け、前記パターンメ
モリの前記入力データパターンを前記被試験ＩＣへの試
験人カデークとして印加し、そのとき１！′？られる前
記被試験ＩＣの出力データパターンを前記パターンメモ
リの前記出力データパターンと比較するようにしたこと
を特徴とするＩＣ試験方式が１！１られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
図は本発明の一実施例のブロック図である。図におい−
で、入カゲータバクーン、メモリ１及び明持デーウバウ
ーンメモリ２はそれぞれ十分大きな記憶容【１１をイＪ
するメモリであり、被試験１−３１１２が実装されるべ
き実回路装置２０にはこの被試験ＬＳ１１２と同一でか
つ良品のし８１２１が搭載されている。この良品１．、
Ｓ Ｉ ２１は両メモリ１゜２とＬＳＩソケット３で
接続さており、良品ＬＳ１２１の入力に対応するソケッ
ト３の入力端子にりの信号は接続ｔ＋２４によりメモリ
１へ入力され、良品ＬＳＩ２１の出力に対応するソケッ
ト３の出力端子Ｊ、りの信号は接続線５によりメモリ２
へ入力される。メモリ１の出力は接続線６により、また
メモリ２の出力は接続線７によりコネクタ８を経由して
ｌ−８Ｉ試験磯１０のパターン入力端子１３１＼人々入
力される。以上のメモリ１．２にＪｊける入出力υ」作
（よ制御部９により制御される。
で、入カゲータバクーン、メモリ１及び明持デーウバウ
ーンメモリ２はそれぞれ十分大きな記憶容【１１をイＪ
するメモリであり、被試験１−３１１２が実装されるべ
き実回路装置２０にはこの被試験ＬＳ１１２と同一でか
つ良品のし８１２１が搭載されている。この良品１．、
Ｓ Ｉ ２１は両メモリ１゜２とＬＳＩソケット３で
接続さており、良品ＬＳ１２１の入力に対応するソケッ
ト３の入力端子にりの信号は接続ｔ＋２４によりメモリ
１へ入力され、良品ＬＳＩ２１の出力に対応するソケッ
ト３の出力端子Ｊ、りの信号は接続線５によりメモリ２
へ入力される。メモリ１の出力は接続線６により、また
メモリ２の出力は接続線７によりコネクタ８を経由して
ｌ−８Ｉ試験磯１０のパターン入力端子１３１＼人々入
力される。以上のメモリ１．２にＪｊける入出力υ」作
（よ制御部９により制御される。
Ｌ Ｓ Ｉ試験機１０’では、メ１す１に格納されたテ
ストパターンを使用してテストステージコン１１トに搭
載された被試験ＬＳ Ｉ １２を試験Ｊるものであり、
ＬＳ１１２の出力がメモリ２の出力と一敗すれば良、一
致しなければ不良と判定される。
ストパターンを使用してテストステージコン１１トに搭
載された被試験ＬＳ Ｉ １２を試験Ｊるものであり、
ＬＳ１１２の出力がメモリ２の出力と一敗すれば良、一
致しなければ不良と判定される。
更に詳述づれば、先ず良品ＬＳＩ２１を実際に実装した
実回路装置２０を動作させ、このときの良品１．、、、
Ｓ Ｉ ２１における入力データパターンと出力デー
タパターンとを夫々メモリ１及び２に格納する。しかる
後に、メモリ１に格納された入力データパターンをＬＳ
ＩテストデータパターンとしてＬＳＩテスタ１０へ供給
し、被試験ＬＳ Ｉ １２の入力へ印加する。このとき
被試験ＬＳ １１２から出力される出力データパターン
をメｔす１２に格納されているデータパターンと比較す
るようにＪる。この比較結果において、両出力データパ
ターンが一致すれば、被試験ＬＳ Ｉ １２は良品であ
り、不一致であれば不良品であることが判定可能となる
ものである。
実回路装置２０を動作させ、このときの良品１．、、、
Ｓ Ｉ ２１における入力データパターンと出力デー
タパターンとを夫々メモリ１及び２に格納する。しかる
後に、メモリ１に格納された入力データパターンをＬＳ
ＩテストデータパターンとしてＬＳＩテスタ１０へ供給
し、被試験ＬＳ Ｉ １２の入力へ印加する。このとき
被試験ＬＳ １１２から出力される出力データパターン
をメｔす１２に格納されているデータパターンと比較す
るようにＪる。この比較結果において、両出力データパ
ターンが一致すれば、被試験ＬＳ Ｉ １２は良品であ
り、不一致であれば不良品であることが判定可能となる
ものである。
尚、被試験対象となる回路素子は、１−３１に限られる
ことなく、種々のＩＣに適用可能であることは明白であ
る。
ことなく、種々のＩＣに適用可能であることは明白であ
る。
発明の詳細
な説明したように、本発明によれば、実装置にＪｊ ＋
Ｊる動作パターンを１−３ｌ試験機のテストパターンと
して利用することにより、実際の動作モード′Ｃ被試験
ＬＳＩを試験Ｊ−ることができ、なおかつデス１−パタ
ー２作成が短時間で労力を要せずに行えるという効果が
ある。
Ｊる動作パターンを１−３ｌ試験機のテストパターンと
して利用することにより、実際の動作モード′Ｃ被試験
ＬＳＩを試験Ｊ−ることができ、なおかつデス１−パタ
ー２作成が短時間で労力を要せずに行えるという効果が
ある。
図は本発明の実施例のブロック図である。
１凹部分の符号の説明
１．５２・・・・・・メモリ
１０・・・・・・ＬＳＩテスタ
１２・・・・・・被酸＃ＬＳ Ｉ
２０・・・・・・回路装置
２１・・・・・・良品ＬＳＩ
Claims (1)
- 被試験ＩＣ（集積回路）が実際に実装されるべき実回路
装置から前記ＩＣの各端子における入力データパターン
及び出力データパターンを夫々導出して記憶するパター
ンメモリを設け、前記パターンメモリの前記入力データ
パターンを前記被試験ＩＣへの試験入力データとして印
加し、そのとき得られる前記被試験ＩＣの出力データパ
ターンを前記パターンメモリの前記出力データパターン
と比較するようにしたことを特徴とするＩＣ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225246A JPS6283676A (ja) | 1985-10-09 | 1985-10-09 | Ｉｃ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225246A JPS6283676A (ja) | 1985-10-09 | 1985-10-09 | Ｉｃ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6283676A true JPS6283676A (ja) | 1987-04-17 |
Family
ID=16826290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225246A Pending JPS6283676A (ja) | 1985-10-09 | 1985-10-09 | Ｉｃ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6283676A (ja) |
-
1985
- 1985-10-09 JP JP60225246A patent/JPS6283676A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7251761B2 (en) | Assembly for LSI test and method for the test | |
| JPS6283676A (ja) | Ｉｃ試験方式 | |
| JP2897660B2 (ja) | 半導体集積回路検査装置のテストパターンメモリの制御方式 | |
| JP2002139551A (ja) | 半導体試験装置 | |
| JP2906417B2 (ja) | マイクロコンピュータの試験方式 | |
| JP2595263B2 (ja) | テストパターン自動作成方式 | |
| JPH0933611A (ja) | Ｉｃ試験装置 | |
| JPS6329277A (ja) | 論理集積回路の試験装置 | |
| JPS61196176A (ja) | 半導体集積回路試験装置 | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| JP2605858B2 (ja) | 半導体集積回路装置のモニタダイナミックバーンインテスト装置 | |
| JP2599795B2 (ja) | マイクロプロセッサ搭載回路の試験方法 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 | |
| JPS58182567A (ja) | 回路基板試験装置 | |
| JPH11353265A (ja) | 情報伝達装置 | |
| JP2864603B2 (ja) | 半導体記憶装置の検査装置 | |
| JP2671210B2 (ja) | 半導体テスターのパターン発生器 | |
| JP2578076Y2 (ja) | Ｉｃ試験装置の不良データ取込み装置 | |
| JPH04355383A (ja) | 半導体集積回路 | |
| JPH0829491A (ja) | Ｌｓｉテスト装置 | |
| JPH05114639A (ja) | 半導体集積回路 | |
| JPS596553A (ja) | 論理回路 | |
| JPS63191081A (ja) | 半導体試験装置 | |
| JPS5914196A (ja) | マイクロコンピユ−タの試験装置 | |
| JPH0613445A (ja) | 大規模集積回路のウェハテスト方法 |