JPS61196176A - 半導体集積回路試験装置 - Google Patents
半導体集積回路試験装置Info
- Publication number
- JPS61196176A JPS61196176A JP60039999A JP3999985A JPS61196176A JP S61196176 A JPS61196176 A JP S61196176A JP 60039999 A JP60039999 A JP 60039999A JP 3999985 A JP3999985 A JP 3999985A JP S61196176 A JPS61196176 A JP S61196176A
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- JP
- Japan
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- test
- test data
- units
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- Pending
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- Tests Of Electronic Circuits (AREA)
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＬＳＩテストなどに用いられる半導体集積回路
試験装置に関する。
試験装置に関する。
最近、ＩＣはＬＳＩ、ＶＬＳＩと高度に集積化されて、
その試験が複雑になってきたために、コンピュータを用
い、試験パターンを入力して自動的にテストをおこなう
試験システムが使用されている。
その試験が複雑になってきたために、コンピュータを用
い、試験パターンを入力して自動的にテストをおこなう
試験システムが使用されている。
このような試験装置は、従前より出来る限りテストの高
速化が要望されており、これはスループットを良くする
ためには当然のことである。
速化が要望されており、これはスループットを良くする
ためには当然のことである。
［従来の技術］
第２図は従来の試験装置の概要ブロック図を示している
０周知のように、コンピュータ１０は中央制御部（ＣＰ
Ｕ）１１と記憶部（メモリ）１２から構成され、このコ
ンピュータ１０からインターフェース１３を通じて、多
数のユニット１．ユニット２゜ユニット３・・ユニット
Ｎに接続されている。
０周知のように、コンピュータ１０は中央制御部（ＣＰ
Ｕ）１１と記憶部（メモリ）１２から構成され、このコ
ンピュータ１０からインターフェース１３を通じて、多
数のユニット１．ユニット２゜ユニット３・・ユニット
Ｎに接続されている。
ユニットとは、例えば、ユニット１は電圧源。
ユニット２はドライバの電圧レベル、ユニット３はタン
ミング発生器などで、かようなユニットの組み合わせで
ＩＣの試験装置が構成されており、このようなユニット
に試験パターンが入力されて、ＩＣテストが行なわれる
。
ミング発生器などで、かようなユニットの組み合わせで
ＩＣの試験装置が構成されており、このようなユニット
に試験パターンが入力されて、ＩＣテストが行なわれる
。
試験パターンとは、直流試験や機能試験などの定まった
順序の多数の試験項目のことで、例えば、機能試験では
ｖｃｃ＝４．５ ｖにおけるアクセスタイムを測れば、
次にＶＣＣ＝５．５ Ｖにおけるアクセスタイムを測る
と云う具合に、数１０の試験項目がパターン化されてい
る。これらが、コンピュ、−夕のメモリ指定番地に納め
られており、ＣＰＵの指令によって次々に各ユニットに
転送されると云う仕組みとなっている。
順序の多数の試験項目のことで、例えば、機能試験では
ｖｃｃ＝４．５ ｖにおけるアクセスタイムを測れば、
次にＶＣＣ＝５．５ Ｖにおけるアクセスタイムを測る
と云う具合に、数１０の試験項目がパターン化されてい
る。これらが、コンピュ、−夕のメモリ指定番地に納め
られており、ＣＰＵの指令によって次々に各ユニットに
転送されると云う仕組みとなっている。
［発明が解決しようとする問題点コ
ところで、このような試験装置において、ＣＰＵ１ｌは
スタートを指令し、１つの試験項目か終わったならば、
次の試験項目の番地を指定するだけであるから、ＣＰＵ
は比較的に時間的な余裕がある。
スタートを指令し、１つの試験項目か終わったならば、
次の試験項目の番地を指定するだけであるから、ＣＰＵ
は比較的に時間的な余裕がある。
本発明は、この点を改良して、試験装置の一層の高速化
を図ろうとするものである。
を図ろうとするものである。
［問題点を解決するための手段］
その問題は、複数のユニットそれぞれに、次の試験デー
タを格納したレジスタが付設され、中央制御部からの指
令によって、次の試験データが該レジスタから前記ユニ
ットに一斉に転送されるようにした半導体集積回路試験
装置によって解決される。
タを格納したレジスタが付設され、中央制御部からの指
令によって、次の試験データが該レジスタから前記ユニ
ットに一斉に転送されるようにした半導体集積回路試験
装置によって解決される。
［作用］
即ち、本発明は、比較的に余裕のあるＣＰＵを利用して
、次の試験項目に必要なデータを、予めレジスタに送っ
ておいて、ＣＰＵの指令で一斉に各レジスタからユニッ
トに転送しようとするものである。そうすれば、ＣＰＵ
が次の指令を設定する時間分を短縮することができる。
、次の試験項目に必要なデータを、予めレジスタに送っ
ておいて、ＣＰＵの指令で一斉に各レジスタからユニッ
トに転送しようとするものである。そうすれば、ＣＰＵ
が次の指令を設定する時間分を短縮することができる。
［実施例］
以下、第１図を参照して一実施例によって説明する。
Ｒ１，Ｒ２，Ｒ３・・ＲＮは本発明に関係あるレジスタ
で、その他の記号は第２図と同様の部位に同じ記号が付
しである。
で、その他の記号は第２図と同様の部位に同じ記号が付
しである。
図示のように、各ユニットには各レジスタが付属してお
り、試験データがユニットに入る前に、レジスタに予め
収納されるようになっている。そうして、各ユニットに
納められた第１の試験項目の試験データにより、ＩＣが
試験されている間に、ＣＰＵの指令で次の第２の試験項
目の試験データが各レジスタに収納される。
り、試験データがユニットに入る前に、レジスタに予め
収納されるようになっている。そうして、各ユニットに
納められた第１の試験項目の試験データにより、ＩＣが
試験されている間に、ＣＰＵの指令で次の第２の試験項
目の試験データが各レジスタに収納される。
続いて、その第１の試験項目が終わると、各レジスタに
納められた第２の試験項目の試験データが、ＣＰＵから
ゲートレジスタＧＲにオンが指令されて、各レジスタか
ら第２の試験項目の試験データが同時に各ユニットに転
送される。
納められた第２の試験項目の試験データが、ＣＰＵから
ゲートレジスタＧＲにオンが指令されて、各レジスタか
ら第２の試験項目の試験データが同時に各ユニットに転
送される。
そうすれば、従来と比べて、ＣＰＵが次の試験項目の条
件設定に必要な時間が節約されて、それだけ高速化でき
る。
件設定に必要な時間が節約されて、それだけ高速化でき
る。
言い方を換えれば、本発明は、試験装置のプログラム処
理に、ハード的なレジスタを取り込んで、試験の高速化
を図るものである。
理に、ハード的なレジスタを取り込んで、試験の高速化
を図るものである。
［発明の効果］
以上の一実施例の説明から明らかなように、本発明によ
ればＩＣの試験が更に高速化されて、スループットを改
善することができる。
ればＩＣの試験が更に高速化されて、スループットを改
善することができる。
第１図は本発明にかかる半導体集積回路試験装置の概要
ブロック図、 第２図は従来からの半導体集積回路試験装置の概要ブロ
ック図である。 図において、 １．２．３・・Ｎはユニット、 １０はコンピュータ、 １１は中央制御部（ＣＰ Ｕ）、 １２は記憶部（メモリ）、 １３はインターフェース、 Ｒ１，Ｒ２，Ｒ３・・ＲＮはレジスタ、ＧＲはゲートレ
ジスタ を示している。
ブロック図、 第２図は従来からの半導体集積回路試験装置の概要ブロ
ック図である。 図において、 １．２．３・・Ｎはユニット、 １０はコンピュータ、 １１は中央制御部（ＣＰ Ｕ）、 １２は記憶部（メモリ）、 １３はインターフェース、 Ｒ１，Ｒ２，Ｒ３・・ＲＮはレジスタ、ＧＲはゲートレ
ジスタ を示している。
Claims (1)
- 複数のユニットと１つの中央制御部とがインターフェ
ースを通じて接続された試験装置であつて、前記ユニッ
トそれぞれに、次の試験データを格納したレジスタが付
設され、前記ユニットによつて第１の試験データによる
試験がおこなわれている間に、中央制御部からの指令に
よつて、第２の試験データが前記レジスタに格納され、
第１の試験データによる試験が終了すると共に、中央制
御部からの指令によつて、前記レジスタから前記ユニッ
トに一斉に第２の試験データが転送されるようにしたこ
とを特徴とする半導体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039999A JPS61196176A (ja) | 1985-02-27 | 1985-02-27 | 半導体集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039999A JPS61196176A (ja) | 1985-02-27 | 1985-02-27 | 半導体集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196176A true JPS61196176A (ja) | 1986-08-30 |
Family
ID=12568621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039999A Pending JPS61196176A (ja) | 1985-02-27 | 1985-02-27 | 半導体集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196176A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128286A (ja) * | 1988-11-09 | 1990-05-16 | Oki Electric Ind Co Ltd | 標準パタン読出し回路 |
| JPH0682525A (ja) * | 1992-09-02 | 1994-03-22 | Mitsubishi Electric Corp | 半導体試験装置 |
| JP2009063567A (ja) * | 2008-08-22 | 2009-03-26 | Advantest Corp | 半導体試験システム |
-
1985
- 1985-02-27 JP JP60039999A patent/JPS61196176A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128286A (ja) * | 1988-11-09 | 1990-05-16 | Oki Electric Ind Co Ltd | 標準パタン読出し回路 |
| JPH0682525A (ja) * | 1992-09-02 | 1994-03-22 | Mitsubishi Electric Corp | 半導体試験装置 |
| JP2009063567A (ja) * | 2008-08-22 | 2009-03-26 | Advantest Corp | 半導体試験システム |
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