JPS628394A - センス回路 - Google Patents
センス回路Info
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- JPS628394A JPS628394A JP60144797A JP14479785A JPS628394A JP S628394 A JPS628394 A JP S628394A JP 60144797 A JP60144797 A JP 60144797A JP 14479785 A JP14479785 A JP 14479785A JP S628394 A JPS628394 A JP S628394A
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- transistor
- voltage
- current
- node
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バイポーラＥＣＬ ＲＡＭに係り、特にそ
の高速化に有効なセンス回路に関するものである。
の高速化に有効なセンス回路に関するものである。
バイポーラＥＣＬ ＲＡＭのセンス・出力回路の高速
化図る方法として、例えば特開昭５８−１３７１８５号
公報に示されているように、ビット線の電位差によって
切り換わるカレントスイッチに流す電流で、出力トラン
ジスタを直接駆動する方法が知られている。
化図る方法として、例えば特開昭５８−１３７１８５号
公報に示されているように、ビット線の電位差によって
切り換わるカレントスイッチに流す電流で、出力トラン
ジスタを直接駆動する方法が知られている。
この方法は、センス・出力回路の゛ゲート数を少なくし
、高速な読み出し時間を実現しているが、出力トランジ
スタのベースに接続されている負荷抵抗に、大きな定常
電流を流す必要があり、出力電圧の高レベルが低下する
という点については配慮されていなかった。
、高速な読み出し時間を実現しているが、出力トランジ
スタのベースに接続されている負荷抵抗に、大きな定常
電流を流す必要があり、出力電圧の高レベルが低下する
という点については配慮されていなかった。
本発明の目的は、上記定常電流を極めて小さくでき、出
力電圧の高レベルを低下させない、高速なセンス回路を
提供することにある。
力電圧の高レベルを低下させない、高速なセンス回路を
提供することにある。
従来のセンス回路において、出力電圧の高レベルを低下
させる原因となる、上記定常電流が何故必要であったか
を、第６図を用いて定量的に説明する。まず、同図にお
いて、■電流源の電流Ｉ３がトランジスタＱ□に流れ出
力電圧が低レベルにある時のノードＮ１の電圧と、■電
流源の電流工３がトランジスタＱ２に流れ出方電圧が高
レベルにある時のノードＮ１の電圧、両者の差ΔＶ ＋
＋ｔを求める。ノードＮ工の電圧は、定電圧Ｖ□からト
ランジスタＱ３のベース・エミッタ間電圧Ｖ□を引いた
電圧であるから、Δｖ、１１は、トランジスタＱ３に、
電流Ｉ、＋Ｉ、が流れた時と、電流工、が流れた時のＶ
□の差となり、 ｑ Ｉｓ ここに ｋ：ボルツマン定数 ｑ：電子電荷量 Ｔ：絶対温度 で表わせる。一方、ノードＮ１ には、同図では、トラ
ンジスタＱ、のみしか示してないが、例えば４にビット
メモリの場合、６４個のトランジスタのコレクタが接続
されるため５等価的に４ｐＦ程度の容量Ｃ９１がつなが
っている０以上のことより。
させる原因となる、上記定常電流が何故必要であったか
を、第６図を用いて定量的に説明する。まず、同図にお
いて、■電流源の電流Ｉ３がトランジスタＱ□に流れ出
力電圧が低レベルにある時のノードＮ１の電圧と、■電
流源の電流工３がトランジスタＱ２に流れ出方電圧が高
レベルにある時のノードＮ１の電圧、両者の差ΔＶ ＋
＋ｔを求める。ノードＮ工の電圧は、定電圧Ｖ□からト
ランジスタＱ３のベース・エミッタ間電圧Ｖ□を引いた
電圧であるから、Δｖ、１１は、トランジスタＱ３に、
電流Ｉ、＋Ｉ、が流れた時と、電流工、が流れた時のＶ
□の差となり、 ｑ Ｉｓ ここに ｋ：ボルツマン定数 ｑ：電子電荷量 Ｔ：絶対温度 で表わせる。一方、ノードＮ１ には、同図では、トラ
ンジスタＱ、のみしか示してないが、例えば４にビット
メモリの場合、６４個のトランジスタのコレクタが接続
されるため５等価的に４ｐＦ程度の容量Ｃ９１がつなが
っている０以上のことより。
出力電圧が切り換わる時、ノードＮ１の容量Ｃ１，＋２
の充放電に費やされる時間ｔは、 Ｉ）＋１． Ｌ＋Ｉ。
の充放電に費やされる時間ｔは、 Ｉ）＋１． Ｌ＋Ｉ。
で表わせる。第７図は、−例として、Ｉ、 ＝ ２ ｍ
Ａとした時の充放電時間ｔを電流Ｉ４の関数として示
している。この充放電時間ｔは、メモリのアクセス時間
に直接影響するため極力小さくする必要があり、同図か
ら、電流工、は少なくとも２ｍＡ程度必要となる。なお
、この時、出力電圧の振幅を０．８Ｖにするため、抵抗
Ｒ□は、Ｒ，＝ｏ、ｓ Ｖ／Ｉ、＝４００Ωにする必要
があり、出力電圧の高レベルの低下は、４００ΩＸｌ４
＝０．８Ｖと極めて大きくなる。
Ａとした時の充放電時間ｔを電流Ｉ４の関数として示
している。この充放電時間ｔは、メモリのアクセス時間
に直接影響するため極力小さくする必要があり、同図か
ら、電流工、は少なくとも２ｍＡ程度必要となる。なお
、この時、出力電圧の振幅を０．８Ｖにするため、抵抗
Ｒ□は、Ｒ，＝ｏ、ｓ Ｖ／Ｉ、＝４００Ωにする必要
があり、出力電圧の高レベルの低下は、４００ΩＸｌ４
＝０．８Ｖと極めて大きくなる。
本発明は、上記問題点を解決するため、ノードＮ１の電
圧が常に一定になるように、トランジスタＱ３のベース
電圧ｖ１を変化させるもので、このようにノードＮ１
の電圧を一定にすると、（２）式のΔＶヤ□が零となり
、容量Ｃ，，１の充放電時間ｔも零となる。すなわち１
本発明によれば、アクセス時間を増加させることなく、
定常電流工、を極めて小さくでき、出力電圧の高レベル
の低下を防止できる。以下、本発明を、実施例によって
詳細に説明する。
圧が常に一定になるように、トランジスタＱ３のベース
電圧ｖ１を変化させるもので、このようにノードＮ１
の電圧を一定にすると、（２）式のΔＶヤ□が零となり
、容量Ｃ，，１の充放電時間ｔも零となる。すなわち１
本発明によれば、アクセス時間を増加させることなく、
定常電流工、を極めて小さくでき、出力電圧の高レベル
の低下を防止できる。以下、本発明を、実施例によって
詳細に説明する。
第１図は、本発明の第１の実施例を示す図であり、ノー
ドＮ１の電圧を一定にするために、トランジスタＱ２に
流れる電流を抵抗Ｒ２で検知し、その信号をトランジス
タＱ、が飽和しないように、トランジスタＱ、でレベル
シフトし、１−ランジスタＱ、のベースに印加している
。以下、具体的な数値例で、ノードＮ１の電圧を一定に
する方法を述べる。今、電流Ｉ４を０．１ ｍＡと極め
て小さい値に設定し、電流Ｉ３を従来例と同様２ ｍ
Ａ−電流工、を２ｍＡに設定する。電流工、がトランジ
スタＱ１に流れ、出力電圧が低レベルにある時のノード
Ｎ１の電圧ｖ０は、 Ｖａｔ ＝ Ｒ１Ｘ Ｉ ｔ ＋ Ｖｓｍｓ ＋ Ｖａ
ｍａｑ Ｉｓ ｑ Ｉｓ・・・・
・・（３） ここに、■、：トランジスタの飽和電流で表わせる。一
方、電流工、がトランジスタＱ２に流れ、出力電圧が高
レベルにある時のノードＮ１の電圧ｖ′、１は、 ・・・・・・（４） で表わせる。よって、ノードＮ□の電圧差は。
ドＮ１の電圧を一定にするために、トランジスタＱ２に
流れる電流を抵抗Ｒ２で検知し、その信号をトランジス
タＱ、が飽和しないように、トランジスタＱ、でレベル
シフトし、１−ランジスタＱ、のベースに印加している
。以下、具体的な数値例で、ノードＮ１の電圧を一定に
する方法を述べる。今、電流Ｉ４を０．１ ｍＡと極め
て小さい値に設定し、電流Ｉ３を従来例と同様２ ｍ
Ａ−電流工、を２ｍＡに設定する。電流工、がトランジ
スタＱ１に流れ、出力電圧が低レベルにある時のノード
Ｎ１の電圧ｖ０は、 Ｖａｔ ＝ Ｒ１Ｘ Ｉ ｔ ＋ Ｖｓｍｓ ＋ Ｖａ
ｍａｑ Ｉｓ ｑ Ｉｓ・・・・
・・（３） ここに、■、：トランジスタの飽和電流で表わせる。一
方、電流工、がトランジスタＱ２に流れ、出力電圧が高
レベルにある時のノードＮ１の電圧ｖ′、１は、 ・・・・・・（４） で表わせる。よって、ノードＮ□の電圧差は。
＝８０（ｍＶ）−２（ｍＡ）ＸＲ，−（５）となる、す
なわち、Ｒ８を４００に設計すれば、Δｖ１１が零とな
り、ノードＮ１の電圧に常に一定にできる。この例の場
合、出力電圧の振幅を０．８Ｖにするため、抵抗Ｒ１を
４００Ωにすると、出力電圧の高レベルの低下は、０．
０４Ｖと極めて小さくなる、なお、以上の議論より、ト
ランジスタＱ５のベース電圧は、ノードＮ工の電圧を一
定にするような振幅が必要なだけで、定常電流工、によ
る高レベルの低下は問題とならない。すなわち、トラン
ジスタＱ４のベースを一定電圧ｖ１で駆動しても、電流
工、を例えば２ｍＡ程度と大きくできるので、ノードＮ
２の充放電時間は極めて小さい。
なわち、Ｒ８を４００に設計すれば、Δｖ１１が零とな
り、ノードＮ１の電圧に常に一定にできる。この例の場
合、出力電圧の振幅を０．８Ｖにするため、抵抗Ｒ１を
４００Ωにすると、出力電圧の高レベルの低下は、０．
０４Ｖと極めて小さくなる、なお、以上の議論より、ト
ランジスタＱ５のベース電圧は、ノードＮ工の電圧を一
定にするような振幅が必要なだけで、定常電流工、によ
る高レベルの低下は問題とならない。すなわち、トラン
ジスタＱ４のベースを一定電圧ｖ１で駆動しても、電流
工、を例えば２ｍＡ程度と大きくできるので、ノードＮ
２の充放電時間は極めて小さい。
第２図は５本発明の第２の実施例を示す図で、上記第１
図の第１の実施例と、トランジスタＱ１及びＱ２のビッ
ト線への接続のしかたが異なるだけである。すなわち、
第１図の例では、ビット線Ｂ、Ｂの電位差でトランジス
タＱ、、Ｑ２及び電流源工、で構成されるカレントスイ
ッチを切り換え、電流工、で出力トランジスタＱ６ を
駆動したのに対し、第２図の例では、メモリセルＭＣの
出力電圧と、参照電圧ｖ１またはｖ２の電位差で、トラ
ンジスタＱ１ またはＱ８ のどちらか一方を導通させ
。
図の第１の実施例と、トランジスタＱ１及びＱ２のビッ
ト線への接続のしかたが異なるだけである。すなわち、
第１図の例では、ビット線Ｂ、Ｂの電位差でトランジス
タＱ、、Ｑ２及び電流源工、で構成されるカレントスイ
ッチを切り換え、電流工、で出力トランジスタＱ６ を
駆動したのに対し、第２図の例では、メモリセルＭＣの
出力電圧と、参照電圧ｖ１またはｖ２の電位差で、トラ
ンジスタＱ１ またはＱ８ のどちらか一方を導通させ
。
電流工、または工、で、出力トランジスタＱ６を駆動す
る。よって、第２図についても、第１図に関して述べた
議論が、電流工、を電流工、またはＩ２に置き換えるこ
とにより、そのまま成立する。
る。よって、第２図についても、第１図に関して述べた
議論が、電流工、を電流工、またはＩ２に置き換えるこ
とにより、そのまま成立する。
第３図は、本発明の第３の実施例を示す図で、上記第２
図の第２の実施例が、ノードＮ１の電圧を一定にするた
めに、本発明を適用しているのに対し、第３図の例では
、ノードＮ□に加え、ノードＮ□の電圧を一定にするた
めにも、本発明を適用している。このように、ノードＮ
２の電圧を一定にすると、ノードＮ、の充放電時間を零
にでき、電流工、を極めて小さくできることは、上記議
論より明らかであろう、このため、第３図の例では、電
流工、を小さくできる分だけ、消費電力を小さくできる
。
図の第２の実施例が、ノードＮ１の電圧を一定にするた
めに、本発明を適用しているのに対し、第３図の例では
、ノードＮ□に加え、ノードＮ□の電圧を一定にするた
めにも、本発明を適用している。このように、ノードＮ
２の電圧を一定にすると、ノードＮ、の充放電時間を零
にでき、電流工、を極めて小さくできることは、上記議
論より明らかであろう、このため、第３図の例では、電
流工、を小さくできる分だけ、消費電力を小さくできる
。
第４図は、本発明の第４の実施例を示す図で、上記第２
図の第２の実施例及び、上記第３図の第３の実施例では
、電流工、または工２で出力トランジスタを駆動してい
たのに対し、第４図の例では、トランジスタＱ、、Ｑ、
及び電流源工。で構成されるカレントスイッチを付加し
、電流工。を電流工、または工２ に加え合わせ、出力
トランジスタの駆動電流を増強している。このように駆
動電流を大きくすると、出力電圧の振幅を決める抵抗Ｒ
工及びＲ□を小さくでき、センス・出力回路での遅延時
間を小さくできる。
図の第２の実施例及び、上記第３図の第３の実施例では
、電流工、または工２で出力トランジスタを駆動してい
たのに対し、第４図の例では、トランジスタＱ、、Ｑ、
及び電流源工。で構成されるカレントスイッチを付加し
、電流工。を電流工、または工２ に加え合わせ、出力
トランジスタの駆動電流を増強している。このように駆
動電流を大きくすると、出力電圧の振幅を決める抵抗Ｒ
工及びＲ□を小さくでき、センス・出力回路での遅延時
間を小さくできる。
第５図は、本発明の第５の実施例を示す図で。
トランジスタＱ、 、 Ｑ、及び電流源工、。で構成さ
れる、出力トランジスタ駆動専用のカレントスイッチを
持つ、センス・出力回路のセンス回路に本発明を適用し
た例を示している。第５図の例では、本発明を適用する
ことにより、電流工、及び工。
れる、出力トランジスタ駆動専用のカレントスイッチを
持つ、センス・出力回路のセンス回路に本発明を適用し
た例を示している。第５図の例では、本発明を適用する
ことにより、電流工、及び工。
を極めて小さくでき、第３図の例と同様の効果が得られ
ると同時に、出力トランジスタ駆動専用のカレントスイ
ッチを設けているため、ビット線で発生したノイズ等が
、出力波形に乗らないという長所を併せ持っている。
ると同時に、出力トランジスタ駆動専用のカレントスイ
ッチを設けているため、ビット線で発生したノイズ等が
、出力波形に乗らないという長所を併せ持っている。
〔発明の効果〕
以上述べたように、本発明によれば、出力トランジスタ
のベースにコレクタが接続されているトランジスタのエ
ミッタ電圧を常に一定にし、上記エミッタが接続されて
いるノードに付く容量の充放電時間を零にできるので、
上記トランジスタ及び、上記トランジスタのコレクタに
接続されている負荷抵抗に流す定常電流を、アクセス時
間を増加させることなく１例えば、０．１ｍＡ程度と極
めて小さくすることが可能となり、出力電圧の高レベル
を低下させない、高速なセンス回路が実現できる。
のベースにコレクタが接続されているトランジスタのエ
ミッタ電圧を常に一定にし、上記エミッタが接続されて
いるノードに付く容量の充放電時間を零にできるので、
上記トランジスタ及び、上記トランジスタのコレクタに
接続されている負荷抵抗に流す定常電流を、アクセス時
間を増加させることなく１例えば、０．１ｍＡ程度と極
めて小さくすることが可能となり、出力電圧の高レベル
を低下させない、高速なセンス回路が実現できる。
第１図、第２図、第３図、第４図、第５図は。
それぞれ１本発明の第１．第２．第３．第４．第５の実
施例を示す図、第６図は、従来のセンス・出力回路の回
路図、第７図は、定常電流と充放電時間の関係を示す図
である６ Ｑｌ・・・第１のトランジスタ、Ｑ、・・・第２のトラ
ンジスタ、Ｂ、Ｂ・・・ビット線、Ｎ、・・・第２のト
ランジスタのエミッタが接続されているノード、Ｉｉ＋
Ｌ、Ｌ、１．・・・電流源、Ｒ１・・・負荷抵抗、ＭＣ
・・・メモリセル。 第 １ 口 ％ｚ 図 ′ｆ１３ 図 第 ４ 図 ｙｉ ４ 図 第 ７ 目 工４（ｆｌｌ） 株式会社内 ２８幡地 株式会社日立製作所中 日立デバイスエンジニアリング 日立デバイスエンジニアリング
施例を示す図、第６図は、従来のセンス・出力回路の回
路図、第７図は、定常電流と充放電時間の関係を示す図
である６ Ｑｌ・・・第１のトランジスタ、Ｑ、・・・第２のトラ
ンジスタ、Ｂ、Ｂ・・・ビット線、Ｎ、・・・第２のト
ランジスタのエミッタが接続されているノード、Ｉｉ＋
Ｌ、Ｌ、１．・・・電流源、Ｒ１・・・負荷抵抗、ＭＣ
・・・メモリセル。 第 １ 口 ％ｚ 図 ′ｆ１３ 図 第 ４ 図 ｙｉ ４ 図 第 ７ 目 工４（ｆｌｌ） 株式会社内 ２８幡地 株式会社日立製作所中 日立デバイスエンジニアリング 日立デバイスエンジニアリング
Claims (1)
- １、２本のビット線の各々に、エミッタ（またはベース
）が接続された第１、第２のトランジスタと、各々第１
、第２のトランジスタのコレクタにエミッタが接続され
、コレクタが各々第１、第２の負荷抵抗に接続された第
３、第４のトランジスタと、第３のトランジスタのコレ
クタにベースが接続された出力用トランジスタで構成さ
れるバイポーラＥＣＬＲＡＭのセンス回路において、少
なくとも上記第２の負荷抵抗と、上記第３のトランジス
タのベースをレベルシフト回路を介して接続したことを
特徴とするセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144797A JPS628394A (ja) | 1985-07-03 | 1985-07-03 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144797A JPS628394A (ja) | 1985-07-03 | 1985-07-03 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628394A true JPS628394A (ja) | 1987-01-16 |
Family
ID=15370680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144797A Pending JPS628394A (ja) | 1985-07-03 | 1985-07-03 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124018U (ja) * | 1987-02-04 | 1988-08-12 | ||
| JPH02158998A (ja) * | 1988-10-28 | 1990-06-19 | Internatl Business Mach Corp <Ibm> | ２段式センス増幅回路 |
-
1985
- 1985-07-03 JP JP60144797A patent/JPS628394A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124018U (ja) * | 1987-02-04 | 1988-08-12 | ||
| JPH02158998A (ja) * | 1988-10-28 | 1990-06-19 | Internatl Business Mach Corp <Ibm> | ２段式センス増幅回路 |
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