JPS6020836B2 - デコ−ダ回路 - Google Patents

Description

【発明の詳細な説明】 ｛１１ 発明の利用分野 本発明は、高速のデコーダ回路に関するものである。

‘２１ 従来技術 従釆から、比較的低消費電力で高速のデコーダ回路とし
て、第１図のトランジスタまたはダイオード（第１図の
マルチェミツタ・トランジスタをェミッタ数と同数のダ
イオードで直換えてもよい）によるデコーダ回路が知ら
れており、メモリＬＳＩ等で使用されている。

このデコーダ回蝋では、デコーダ回路部分１１に流れる
電流は、全てバッファ部分１川こ流れるようになってい
るため、他の型の、たとえばバッファ部分もデコーダ部
分もカレントスイッチで構成しそれぞれ独立に鰭流を流
すデコーダ回路に比べ、同一速度の時には電流が少なく
てすみ、また同じだけ消費電流を流す時には高速が期待
できる。従来の第１図のデコーダ回賂では、出力波形の
立下り時の遅延時間ｔｐｄｆは確かに非常に高速である
。それはバッファのコレクタ負荷ライン１２または１３
をバッファ回路の大きな電流ＩＢで放電するからである
。一方立上り時には、１本の抵抗Ｒｏで負荷ラインを充
電する必要がある。抵抗Ｒｏに流れる電流はＮ１８／２
Ｎ以下であり、Ｎ＝５で０．１５６１Ｂないし０．０９
４１８以下しか流れない（負荷ラインの電圧が上昇する
につれて、充電電流が少なくなる）。一方、負荷ライン
には、２Ｎ／２のヱミッタが接続されているので、波形
の立上り時間が大きくなり、その結果、立下りの遅延時
間〇ｄｒは遅くなる。‘３’ 発明の目的 本発明の目的は、立上り時の応答の早いトランジスタま
たはダイオード・デコーダ回路を提供することである。

【４｝ 発明の総括説明本発明では、負荷ラインの立上
り時間を早くするため、立上り時の負荷ラインを急速に
充電する機構を使用する。

そのため、出力の立上り時間はほぼＲ。とデコーダトラ
ンジスタＱ。のコレクタおよびベースの浮遊容量の積で
決まることになり、りｄｒが非常に高速となる。風 実
施例 以下、本発明を実施例を参照して詳細に説明する。

第２図は、本発明の一実施例の回路図である。

この実施例では、本発明の予既念に従がつて、第１図の
回路に充電回路２３を追加している。この実施例の充電
回路は、通常のカレントスイッチで構成されており、バ
ッファ回路１個につき１個の充電回路がつく。このカレ
ントスイッチは、ェミツタホロワを介して負荷ラィーン
を充電するので電流ｌｃＨはバッファ回路の電流ＩＢの
Ｌ／１仮茎度で充分高速が得られるので、全体として消
費電力の増加は騒く僅かである。また、Ｒ８は負荷ライ
ンのｈｉｇｈ時のレベルを決めるためのりーク抵抗で、
速度には関係ないので大きな値でよく、そのために消費
する電力は無視できる。第２図の回路では、負荷ライン
の立上り時の充電は、ェミツタホロワＱＥＦにより行な
われるので、極わめて高速で立上る。

一方、立上り時は１８で放電されかつＱＥＦは低レベル
となりカットオフとなるので、ｔｐｄｒは第１図の回路
と同じである。第３図は、第１図の従来回路と第２図の
本発明の実施例の回路でのｔｐｄｒの実験結果である。

この実験では、本発明により、ｔｐｄｒを約１／２にで
きた。この結果はＮ＝５に対するものであるが、デコー
ダする数が更に増加すれば、本発明と従来回隣との差は
、更に広がる。以上本発明を、特定の実施例と関連づけ
て説明してきたが、本発明の回路の充電回路は、出力信
号の立上り時に対応する負荷ラインの電圧を強制的に持
ち上げる回路であればどのようなものでもよいことは、
当業者には明らかであろう。

【図面の簡単な説明】

第１図は、従来のデコーダ回路の回路図、第２図は、本
発明の一実施例の回路図、第３図は、本発明の効果を示
した波形図である。 ＸＩ陣 好２図 対３図

Claims (1)

1. 【特許請求の範囲】 １ 夫々、入力端子に応じて信号線を第一の電源に接続
   する複数の第一のスイツチ手段と、該信号線に夫々の陰
   極を接続し、共通の抵抗を介して第二の電源に陽極を接
   続した複数の整流手段とからなり、該整流手段の陽極を
   出力端とするデコーダ回路において、該入力信号を入力
   し、該第一のスイツチ手段がＯＦＦのときは該信号線と
   第三の電源とを接続し、該第一のスイツチ手段がＯＮの
   ときは該信号線と第三の電源との接続をＯＦＦする第二
   のスイツチを有することを特徴とするデコーダ回路。 ２ 前記複数の整流手段は、ベースとコレクタを接続し
   て前記陽極とし、複数のエミツタを前記複数の陰極とし
   、複数のエミツタトランジスタであり、 前記第１の電
   源は、対である上記第１のスイツチ手段に共通に設けら
   れた電流源であり、 前記第２、第３の電源は、夫々別
   々に設けられた電圧源であることを特徴とする特許請求
   の範囲第１項記載のデコーダ回路。 ３ 前記第一のスイツチ手段はエミツタが前記第一の電
   源に接続され、コレクタが前記信号線に接続され、ベー
   スに前記入力信号が印加されるトランジスタであつて、
   前記第二のスイツチ手段は前記入力信号を反転するイン
   バータと、コレクタが前記第三の電源に接続されエミツ
   タが前記信号線に接続され、ベースに該インバータの出
   力が印加されるトランジスタとからなることを特徴とす
   る特許請求の範囲第１項記載のデコーダ回路。 ４ 前記第二のスイツチ手段は対応する前記信号と対応
   する第一のスイツチ手段がオフのときに対応する信号線
   を所定の電圧に保持する手段を有するものであることを
   特徴とする特許請求の範囲第１項記載のデコーダ回路。 ５ 前記複数の信号線は夫々一対の信号線であり、前記
   スイツチ手段は前記一対の信号線のどちらか一方を前記
   入力信号に応じて前記第一の電源に接続するものであり
   、前記整流手段群は複数の前記一対の信号のどちらか一
   方を選択的に陰極に接続するものであつて、陰極に接続
   される信号線の組み合せが異なる複数の整流手段群が存
   在し、前記第三のスイツチ手段は前記入力信号を入力し
   該一対の信号線のうち該第一の電源に接続されない方の
   信号線を前記第三の電源に接続するものであることを特
   徴とする特許請求の範囲第１項記載のデコーダ回路。