JPH0831795B2 - デジタルアナログ変換器 - Google Patents
デジタルアナログ変換器Info
- Publication number
- JPH0831795B2 JPH0831795B2 JP5716988A JP5716988A JPH0831795B2 JP H0831795 B2 JPH0831795 B2 JP H0831795B2 JP 5716988 A JP5716988 A JP 5716988A JP 5716988 A JP5716988 A JP 5716988A JP H0831795 B2 JPH0831795 B2 JP H0831795B2
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- JP
- Japan
- Prior art keywords
- digital
- analog converter
- digital signal
- output
- current
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明はデジタル信号をアナログの電流信号に変換
するデジタルアナログ変換器に関し、特に高速変換が可
能なデジタルアナログ変換器に関するものである。
するデジタルアナログ変換器に関し、特に高速変換が可
能なデジタルアナログ変換器に関するものである。
〈従来技術〉 第７図に３ビットのデジタルアナログ変換器の構成を
示す。第７図において、１〜３は定電流源であり、それ
ぞれＩ、2I、4Iの電流が流入する。４〜６は電流スイッ
チであり、それぞれ定電流源１〜３が接続される。電流
スイッチ４はトランジスタ41、42から構成される。これ
らのトランジスタのエミッタは定電流源１に接続され、
トランジスタ41のコレクタは第１の線路７に、トランジ
スタ42のコレクタは第２の線路８に接続される。またト
ランジスタ41のベースにはスレッシュホールド電圧VTH
が印加され、トランジスタ42のベースは端子D0に接続さ
れる。変換すべきデジタル信号の１ビット目がこの端子
D0に印加される。電流スイッチ５、６も同様な構成にな
っており、端子D1、D2にはそれぞれデジタル信号の２ビ
ット目、３ビット目が印加される。
示す。第７図において、１〜３は定電流源であり、それ
ぞれＩ、2I、4Iの電流が流入する。４〜６は電流スイッ
チであり、それぞれ定電流源１〜３が接続される。電流
スイッチ４はトランジスタ41、42から構成される。これ
らのトランジスタのエミッタは定電流源１に接続され、
トランジスタ41のコレクタは第１の線路７に、トランジ
スタ42のコレクタは第２の線路８に接続される。またト
ランジスタ41のベースにはスレッシュホールド電圧VTH
が印加され、トランジスタ42のベースは端子D0に接続さ
れる。変換すべきデジタル信号の１ビット目がこの端子
D0に印加される。電流スイッチ５、６も同様な構成にな
っており、端子D1、D2にはそれぞれデジタル信号の２ビ
ット目、３ビット目が印加される。
この様な構成において、デジタル信号のレベルはその
低レベルがスレッシュホールド電圧VTHより十分低く、
高レベルは十分高くなるようにされる。入力されるデジ
タル信号が高レベルの電流スイッチは接続されている定
電流源の出力電流を第２の線路８に流し、低レベルの電
流スイッチは第１の線路７に流す。従って、入力される
デジタル信号が負論理であると、第１の線路７に流れる
電流値は変換されるべきデジタル信号に比例し、デジタ
ル信号がアナログ信号に変換される。
低レベルがスレッシュホールド電圧VTHより十分低く、
高レベルは十分高くなるようにされる。入力されるデジ
タル信号が高レベルの電流スイッチは接続されている定
電流源の出力電流を第２の線路８に流し、低レベルの電
流スイッチは第１の線路７に流す。従って、入力される
デジタル信号が負論理であると、第１の線路７に流れる
電流値は変換されるべきデジタル信号に比例し、デジタ
ル信号がアナログ信号に変換される。
〈発明が解決すべき課題〉 しかしながら、この様なデジタルアナログ変換器は、
入力されるデジタル信号の個々のビットが完全に同期し
ていればよいが、同期していないとグリッチが発生す
る。第８図は入力されるデジタル信号と出力電流との関
係を示したものであり、（Ａ）はデジタル信号であり、
符号D0〜D2はそれぞれ第１図の端子D0〜D2に印加される
デジタル信号を表わす。（Ｂ）は第１の線路７に流れる
出力電流の変化である。D0〜D2に対応するデジタル信号
は同時には変化せず、それぞれt1〜t3で変化する。その
為、（Ｂ）に示すように過渡的に電流が流れ、グリッチ
が発生する。このタイミングのずれによるグリッチの影
響はデジタル信号のビット数が多くなるほど大きくなる
ので、特に多ビットのデジタルアナログ変換器では変換
速度を早くする事が困難であった。
入力されるデジタル信号の個々のビットが完全に同期し
ていればよいが、同期していないとグリッチが発生す
る。第８図は入力されるデジタル信号と出力電流との関
係を示したものであり、（Ａ）はデジタル信号であり、
符号D0〜D2はそれぞれ第１図の端子D0〜D2に印加される
デジタル信号を表わす。（Ｂ）は第１の線路７に流れる
出力電流の変化である。D0〜D2に対応するデジタル信号
は同時には変化せず、それぞれt1〜t3で変化する。その
為、（Ｂ）に示すように過渡的に電流が流れ、グリッチ
が発生する。このタイミングのずれによるグリッチの影
響はデジタル信号のビット数が多くなるほど大きくなる
ので、特に多ビットのデジタルアナログ変換器では変換
速度を早くする事が困難であった。
〈発明の目的〉 この発明は、グリッチの影響をなくし、高速変換が可
能なデジタルアナログ変換器を提供する事にある。
能なデジタルアナログ変換器を提供する事にある。
〈課題を解決する為の手段〉 前記課題を解決する為に本発明では、複数の定電流源
の重み付けされたそれぞれの出力電流をこの定電流源の
各々に接続された電流スイッチにより第１の線路と第２
の線路に選択的に流す。この電流スイッチはアナログ信
号に変換すべきデジタル信号により制御される。この様
な構成において、前記定電流源の出力電流を、この電流
スイッチに並列に接続されかつ共通の信号で駆動される
スイッチング素子により前記第２の線路にバイパスする
ようにしたものである。
の重み付けされたそれぞれの出力電流をこの定電流源の
各々に接続された電流スイッチにより第１の線路と第２
の線路に選択的に流す。この電流スイッチはアナログ信
号に変換すべきデジタル信号により制御される。この様
な構成において、前記定電流源の出力電流を、この電流
スイッチに並列に接続されかつ共通の信号で駆動される
スイッチング素子により前記第２の線路にバイパスする
ようにしたものである。
〈実施例〉 第１図に本発明に係るデジタルアナログ変換器の一実
施例を示す。なお、第７図と同じ要素には同一符号を付
し、説明を省略する。第１図において、10〜12はトラン
ジスタであり、それらのベースは共通接続されて端子OF
Fに接続される。この端子OFFには信号VOFFが印加され
る。また、トランジスタ10〜12のコレクタは第２の線路
８に接続され、それらエミッタはそれぞれ定電流源１〜
３と電流スイッチ４〜６の接続点に接続される。
施例を示す。なお、第７図と同じ要素には同一符号を付
し、説明を省略する。第１図において、10〜12はトラン
ジスタであり、それらのベースは共通接続されて端子OF
Fに接続される。この端子OFFには信号VOFFが印加され
る。また、トランジスタ10〜12のコレクタは第２の線路
８に接続され、それらエミッタはそれぞれ定電流源１〜
３と電流スイッチ４〜６の接続点に接続される。
次にこの実施例の動作を説明する。信号VOFFがスレッ
シュホールド電圧VTHより十分小さい低レベルになると
トランジスタ10〜12は全てオフになり、第７図で説明し
たデジタルアナログ変換器と同じ動作を行う。すなわ
ち、デジタル信号がアナログ信号である電流値の大きさ
に変換される。VOFFがスレッシュホールド電圧VTHより
十分大きい高レベルになると、トランジスタ10〜12は全
てオンになり、電流スイッチ４〜６の動作にかかわらず
定電流源１〜３の出力電流は第２の線路８に流れ、第１
の線路７には電流が流れない。すなわち、デジタルアナ
ログ変換器の出力はゼロになる。入力デジタル信号の全
てのビットが変化する前に信号VOFFを高レベルにし、変
化した後に低レベルにするとグリッチの発生を防止する
事が出来る。
シュホールド電圧VTHより十分小さい低レベルになると
トランジスタ10〜12は全てオフになり、第７図で説明し
たデジタルアナログ変換器と同じ動作を行う。すなわ
ち、デジタル信号がアナログ信号である電流値の大きさ
に変換される。VOFFがスレッシュホールド電圧VTHより
十分大きい高レベルになると、トランジスタ10〜12は全
てオンになり、電流スイッチ４〜６の動作にかかわらず
定電流源１〜３の出力電流は第２の線路８に流れ、第１
の線路７には電流が流れない。すなわち、デジタルアナ
ログ変換器の出力はゼロになる。入力デジタル信号の全
てのビットが変化する前に信号VOFFを高レベルにし、変
化した後に低レベルにするとグリッチの発生を防止する
事が出来る。
第２図に、第１図で示したデジタルアナログ変換器を
２つ用いて高速デジタルアナログ変換器を構成した例を
示す。第２図において、13、14はそれぞれ第１図で示し
たデジタルアナログ変換器を表わす。デジタルアナログ
変換器13の端子D0〜D2にはデジタル信号１が、端子OFF
にはインバータ15を介して信号VOFFが印加される。ま
た、デジタルアナログ変換器14の端子D0〜D2にはデジタ
ル信号２が、端子OFFにはバッファ16を介して信号VOFF
が印加される。第１の線路７は接続されて出力となり、
第２の線路８は共通電位点に接続される。
２つ用いて高速デジタルアナログ変換器を構成した例を
示す。第２図において、13、14はそれぞれ第１図で示し
たデジタルアナログ変換器を表わす。デジタルアナログ
変換器13の端子D0〜D2にはデジタル信号１が、端子OFF
にはインバータ15を介して信号VOFFが印加される。ま
た、デジタルアナログ変換器14の端子D0〜D2にはデジタ
ル信号２が、端子OFFにはバッファ16を介して信号VOFF
が印加される。第１の線路７は接続されて出力となり、
第２の線路８は共通電位点に接続される。
次に、この実施例の動作を第３図タイムチャートに基
づいて説明する。なお、第２図と同じ要素には同一符号
を付し、説明を省略する。第３図において、デジタル信
号１及び２は周期Ｔを有し、互いにT/2だけずれてそれ
らのデータが更改される。時点でデジタル信号１のデ
ータが更改され、デジタル信号２のデータは安定してい
る。この直前でVOFFを低レベルにするとデジタルアナロ
グ変換器14のみがアクティブになりトランジスタ10〜12
がオフする短い時間でデジタル信号２に対応する電流が
第１の線路７に現われる。すなわち、デジタル信号２が
アナログ信号に変換される。時点でデジタル信号２の
データが変化し、その直前でVOFFが高レベルになるの
で、デジタルアナログ変換器13のみがアクティブにな
り、デジタル信号１がアナログ信号に変換される。この
ようにすると、各デジタル信号が安定になる時間及びデ
ジタルアナログ変換器13、14の変換時間に関係なく、ト
ランジスタ10〜12がオンオフする短い時間でデジタルア
ナログ変換を行うことが出来る。
づいて説明する。なお、第２図と同じ要素には同一符号
を付し、説明を省略する。第３図において、デジタル信
号１及び２は周期Ｔを有し、互いにT/2だけずれてそれ
らのデータが更改される。時点でデジタル信号１のデ
ータが更改され、デジタル信号２のデータは安定してい
る。この直前でVOFFを低レベルにするとデジタルアナロ
グ変換器14のみがアクティブになりトランジスタ10〜12
がオフする短い時間でデジタル信号２に対応する電流が
第１の線路７に現われる。すなわち、デジタル信号２が
アナログ信号に変換される。時点でデジタル信号２の
データが変化し、その直前でVOFFが高レベルになるの
で、デジタルアナログ変換器13のみがアクティブにな
り、デジタル信号１がアナログ信号に変換される。この
ようにすると、各デジタル信号が安定になる時間及びデ
ジタルアナログ変換器13、14の変換時間に関係なく、ト
ランジスタ10〜12がオンオフする短い時間でデジタルア
ナログ変換を行うことが出来る。
第４図に他の実施例を示す。この実施例は一定出力と
デジタル信号に対応するアナログ出力を高速で交互に出
力するようにしたものである。なお、第１図、第２図と
同じ要素には同一符号を付し、説明を省略する。第４図
（Ａ）は構成図であり、17はIOFFの電流が流入する定電
流源である。この定電流源17はデジタルアナログ変換器
13の出力である第１の線路７に接続される。（Ｂ）はタ
イムチャートであり、デジタルアナログ変換器13に入力
されるデジタル信号が変化する時に高レベルになるよう
にVOFFが供給される。この図に示すように、VOFFが高レ
ベルの時はデジタルアナログ変換器13の出力がゼロにな
るので、この実施例の出力は定電流源17の出力IOFFのみ
であり、VOFFが低レベルの時はIOFFに入力されるデジタ
ル信号に対応する電流値が加算された出力になる。
デジタル信号に対応するアナログ出力を高速で交互に出
力するようにしたものである。なお、第１図、第２図と
同じ要素には同一符号を付し、説明を省略する。第４図
（Ａ）は構成図であり、17はIOFFの電流が流入する定電
流源である。この定電流源17はデジタルアナログ変換器
13の出力である第１の線路７に接続される。（Ｂ）はタ
イムチャートであり、デジタルアナログ変換器13に入力
されるデジタル信号が変化する時に高レベルになるよう
にVOFFが供給される。この図に示すように、VOFFが高レ
ベルの時はデジタルアナログ変換器13の出力がゼロにな
るので、この実施例の出力は定電流源17の出力IOFFのみ
であり、VOFFが低レベルの時はIOFFに入力されるデジタ
ル信号に対応する電流値が加算された出力になる。
なお、第１図の実施例ではデジタルアナログ変換器を
NPNトランジスタで構成したが、PNPトランジスタまたは
FETで構成する事もできる。第５図（Ａ）にPNPトランジ
スタで構成した例を、（Ｂ）にFETで構成した例を示
す。なお、第１図と同じ要素には同一符号を付し、説明
を省略する。PNPトランジスタ、FETで構成しても基本的
には同じ構成になる。
NPNトランジスタで構成したが、PNPトランジスタまたは
FETで構成する事もできる。第５図（Ａ）にPNPトランジ
スタで構成した例を、（Ｂ）にFETで構成した例を示
す。なお、第１図と同じ要素には同一符号を付し、説明
を省略する。PNPトランジスタ、FETで構成しても基本的
には同じ構成になる。
また、デジタルアナログ変換器の出力は電圧信号で取
り出す事もできる。この実施例を第６図に示す。抵抗18
をデジタルアナログ変換器19の出力と正電源V+の間に接
続し、これにより電流−電圧変換を行う。出力は抵抗18
の両端からとる。
り出す事もできる。この実施例を第６図に示す。抵抗18
をデジタルアナログ変換器19の出力と正電源V+の間に接
続し、これにより電流−電圧変換を行う。出力は抵抗18
の両端からとる。
さらに、これらの実施例では入力されるデジタル信号
を３ビットとしたが、その他のビットでも電流スイッ
チ、トランジスタ及び定電流源を並列的に付加する事に
より同様にして構成できる。
を３ビットとしたが、その他のビットでも電流スイッ
チ、トランジスタ及び定電流源を並列的に付加する事に
より同様にして構成できる。
〈発明の効果〉 以上実施例に基づいて具体的に説明したように、この
発明では入力されるデジタル信号に応じて定電流源の電
流を第１または第２の線路に選択的に流す電流スイッチ
に並列にスイッチング素子を接続し、前記定電流源の電
流を強制的に前記第２の線路に流すようにした。その
為、デジタル信号の切り換えタイミングとは別のタイミ
ングでその出力をゼロにする事が出来るので、変換時間
に影響を与えないでデジタル信号の切り換えに起因する
グリッチを防止出来るという効果がある。
発明では入力されるデジタル信号に応じて定電流源の電
流を第１または第２の線路に選択的に流す電流スイッチ
に並列にスイッチング素子を接続し、前記定電流源の電
流を強制的に前記第２の線路に流すようにした。その
為、デジタル信号の切り換えタイミングとは別のタイミ
ングでその出力をゼロにする事が出来るので、変換時間
に影響を与えないでデジタル信号の切り換えに起因する
グリッチを防止出来るという効果がある。
第１図は本発明に係るデジタルアナログ変換器の一実施
例を示す構成図、第２図及び第４図は本発明によるデジ
タルアナログ変換器の応用例を示す構成図、第３図は第
２図応用例の動作を説明する為の図、第５図、第６図は
他の実施例を示す図、第７図は従来のデジタルアナログ
変換器の構成を示す構成図、第８図はその特性曲線図で
ある。 １〜3,17……定電流源、４〜６……電流スイッチ、７…
…第１の線路、８……第２の線路、10〜12……トランジ
スタ、13,14,19……デジタルアナログ変換器、15……イ
ンバータ、16……バッファ。
例を示す構成図、第２図及び第４図は本発明によるデジ
タルアナログ変換器の応用例を示す構成図、第３図は第
２図応用例の動作を説明する為の図、第５図、第６図は
他の実施例を示す図、第７図は従来のデジタルアナログ
変換器の構成を示す構成図、第８図はその特性曲線図で
ある。 １〜3,17……定電流源、４〜６……電流スイッチ、７…
…第１の線路、８……第２の線路、10〜12……トランジ
スタ、13,14,19……デジタルアナログ変換器、15……イ
ンバータ、16……バッファ。
Claims (1)
- 【請求項１】出力電流がそれぞれ重み付けされた複数の
定電流源と、 この複数の定電流源に対応して接続されアナログ信号に
変換すべきデジタル信号に応じてその出力電流を第１ま
たは第２の線路に選択的に流す電流スイッチと、 この電流スイッチに並列に接続されかつ共通の信号で駆
動されて前記定電流源の出力電流を前記第２の線路にバ
イパスするスイッチング素子と を有する事を特徴とするデジタルアナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5716988A JPH0831795B2 (ja) | 1988-03-10 | 1988-03-10 | デジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5716988A JPH0831795B2 (ja) | 1988-03-10 | 1988-03-10 | デジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231432A JPH01231432A (ja) | 1989-09-14 |
| JPH0831795B2 true JPH0831795B2 (ja) | 1996-03-27 |
Family
ID=13048050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5716988A Expired - Lifetime JPH0831795B2 (ja) | 1988-03-10 | 1988-03-10 | デジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831795B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272432A (en) * | 1991-05-01 | 1993-12-21 | Winbond Electronics N.A. Corporation | DAC current source with stabilizing bias |
| JPH08335881A (ja) * | 1995-06-06 | 1996-12-17 | Mitsubishi Electric Corp | 相補型電流源回路 |
| JP4616362B2 (ja) * | 2008-02-20 | 2011-01-19 | 株式会社リコー | Ｄ／ａ変換回路 |
-
1988
- 1988-03-10 JP JP5716988A patent/JPH0831795B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01231432A (ja) | 1989-09-14 |
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