JPH04232688A - ダイナミツク・ランダム・アクセス・メモリ - Google Patents
ダイナミツク・ランダム・アクセス・メモリInfo
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- JPH04232688A JPH04232688A JP3219407A JP21940791A JPH04232688A JP H04232688 A JPH04232688 A JP H04232688A JP 3219407 A JP3219407 A JP 3219407A JP 21940791 A JP21940791 A JP 21940791A JP H04232688 A JPH04232688 A JP H04232688A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミツク・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）、より詳細に言えば
、冗長メモリ・セルを有するＤＲＡＭに関する。
ム・アクセス・メモリ（ＤＲＡＭ）、より詳細に言えば
、冗長メモリ・セルを有するＤＲＡＭに関する。
【０００２】
【従来の技術】半導体のランダム・アクセス・メモリ（
ＲＡＭ）を直接アクセス・ストレージ装置（例えば、磁
気デイスク装置）の代わりに使用することが提案されて
いる。直接アクセス・ストレージ装置の非揮発性を保証
するために、電池によるバツクアツプにより、低い消費
電力のＤＲＡＭを使用することが提案されている。バツ
テリによるバツクアツプは、停電などによる事故の場合
、ストアされたデータに要求通りの非揮発性を与える。
ＲＡＭ）を直接アクセス・ストレージ装置（例えば、磁
気デイスク装置）の代わりに使用することが提案されて
いる。直接アクセス・ストレージ装置の非揮発性を保証
するために、電池によるバツクアツプにより、低い消費
電力のＤＲＡＭを使用することが提案されている。バツ
テリによるバツクアツプは、停電などによる事故の場合
、ストアされたデータに要求通りの非揮発性を与える。
【０００３】公知のように、ＤＲＡＭはメモリ・セルに
ストアされたデータの状態を維持するために、周期的な
リフレツシユを必要とする。現在は、１秒よりも遥かに
短いインターバルで、そのようなリフレツシユ・サイク
ルが生じるようにプログラムされている。リフレツシユ
・サイクルの間の短いインターバルはＤＲＡＭ中にスト
アされたデータを維持するけれども、これは、バツクア
ツプ・バツテリに可成りのデユーテイ・サイクルを必要
とし、メモリのダウン・タイム能力（電源が故障してい
る間、メモリ・セルをリフレツシユする能力）が低下す
る。リフレツシユ・サイクルの間のインターバルを決定
するための因子は、ストアされた電荷を最も放電し易い
セルが、データの喪失を惹起するレベルに、ストアされ
た電荷を放電するまでの時間である。
ストアされたデータの状態を維持するために、周期的な
リフレツシユを必要とする。現在は、１秒よりも遥かに
短いインターバルで、そのようなリフレツシユ・サイク
ルが生じるようにプログラムされている。リフレツシユ
・サイクルの間の短いインターバルはＤＲＡＭ中にスト
アされたデータを維持するけれども、これは、バツクア
ツプ・バツテリに可成りのデユーテイ・サイクルを必要
とし、メモリのダウン・タイム能力（電源が故障してい
る間、メモリ・セルをリフレツシユする能力）が低下す
る。リフレツシユ・サイクルの間のインターバルを決定
するための因子は、ストアされた電荷を最も放電し易い
セルが、データの喪失を惹起するレベルに、ストアされ
た電荷を放電するまでの時間である。
【０００４】電荷の放電で惹起されるＤＲＡＭセルのデ
ータ喪失の問題、或は、ＤＲＡＭセルを動作不能にする
問題を解決するために、従来から種々の方法が提案され
てきた。米国特許第４６１０００３号は、メモリ・セル
のトランジスタのゲートに印加されるターン・オフ電圧
を変化することによつて、電荷の漏洩の制御が行なわれ
るＤＲＡＭセルを開示している。ゲート電極に加えられ
た電圧変化は、トランジスタのソース及びドレイン電極
の間の絶縁を増加し、そして、ストレージ容量の放電を
防止する。米国特許第４４４９２０５号は非揮発性のバ
ツクアツプ・ストレージを含むＤＲＡＭセルを開示して
いる。特開昭６１−２１４２９７号において、ＤＲＡＭ
セルの中に漏洩監視回路が使用され、そして、メモリ・
セルにおいて、連続して生存するデータのストアを保証
するために、リフレツシユ動作の最適な余裕時間をセツ
トする回路が用いられている。
ータ喪失の問題、或は、ＤＲＡＭセルを動作不能にする
問題を解決するために、従来から種々の方法が提案され
てきた。米国特許第４６１０００３号は、メモリ・セル
のトランジスタのゲートに印加されるターン・オフ電圧
を変化することによつて、電荷の漏洩の制御が行なわれ
るＤＲＡＭセルを開示している。ゲート電極に加えられ
た電圧変化は、トランジスタのソース及びドレイン電極
の間の絶縁を増加し、そして、ストレージ容量の放電を
防止する。米国特許第４４４９２０５号は非揮発性のバ
ツクアツプ・ストレージを含むＤＲＡＭセルを開示して
いる。特開昭６１−２１４２９７号において、ＤＲＡＭ
セルの中に漏洩監視回路が使用され、そして、メモリ・
セルにおいて、連続して生存するデータのストアを保証
するために、リフレツシユ動作の最適な余裕時間をセツ
トする回路が用いられている。
【０００５】ＤＲＡＭ中の個々のセルの生存度（ｖｉａ
ｂｉｌｉｔｙ）を決めるために、従来の刊行物は、この
ようなセルをテストするための種々の技術を開示してい
る。これに関して、１９８５年１０月のＩＢＭテクニカ
ル・デイスクロージヤ・ブレテイン第２８巻５号の２１
７２乃至２１７３頁のガツトマン（Ｇｕｔｍａｎｎ）等
の記載と、１９８２年９月のＩＢＭテクニカル・デイス
クロージヤ・ブレテイン第２５巻４号の２０３２乃至２
０３５頁のキンデス（Ｋｉｎｄｓｅｔｈ）の記事がある
。前者の記載に開示された技術において、ＤＲＡＭのリ
フレツシユ能力は、メモリへの最初の書込みデータによ
つて通常通りにテストされ、次に正しく再生されたか否
かを見るために、そのデータを読み取る前の僅かの時間
の間待機する。この例の場合、ガツトマン等は、テスト
の間の長い待ち期間の必要を無くすために、列アドレス
のストローブ信号を用いることを提案している。他方、
キンデス等の記事は、エラー訂正回路へストアされたデ
ータを印加するためのＤＲＡＭの往きのリフレツシユ・
サイクルを修正することを提案している。これを換言す
ると、エラー訂正動作及びストア動作の両方がリフレツ
シユ・サイクルの間で発生すると言うことである。
ｂｉｌｉｔｙ）を決めるために、従来の刊行物は、この
ようなセルをテストするための種々の技術を開示してい
る。これに関して、１９８５年１０月のＩＢＭテクニカ
ル・デイスクロージヤ・ブレテイン第２８巻５号の２１
７２乃至２１７３頁のガツトマン（Ｇｕｔｍａｎｎ）等
の記載と、１９８２年９月のＩＢＭテクニカル・デイス
クロージヤ・ブレテイン第２５巻４号の２０３２乃至２
０３５頁のキンデス（Ｋｉｎｄｓｅｔｈ）の記事がある
。前者の記載に開示された技術において、ＤＲＡＭのリ
フレツシユ能力は、メモリへの最初の書込みデータによ
つて通常通りにテストされ、次に正しく再生されたか否
かを見るために、そのデータを読み取る前の僅かの時間
の間待機する。この例の場合、ガツトマン等は、テスト
の間の長い待ち期間の必要を無くすために、列アドレス
のストローブ信号を用いることを提案している。他方、
キンデス等の記事は、エラー訂正回路へストアされたデ
ータを印加するためのＤＲＡＭの往きのリフレツシユ・
サイクルを修正することを提案している。これを換言す
ると、エラー訂正動作及びストア動作の両方がリフレツ
シユ・サイクルの間で発生すると言うことである。
【０００６】各セル毎に充電強化回路を設けるためとか
、または、セル・アレーを連続してテストする回路を設
けるために、チツプ上の貴重な領域を使用する代わりに
、従来の技術は、ＤＲＡＭの欠陥セルと置き換えるため
の冗長ストレージ・セルの使用を提案している。特性的
に言えば、そのようなＤＲＡＭは、欠陥メモリ・セルの
アドレスを含むプログラム可能な読取り専用メモリ（Ｐ
ＲＯＭ）を含んでいる。ＤＲＡＭが、製造工程の「最終
テスト」に差し向けられて、どのメモリ・セルが欠陥を
持つているかが識別され、そして、欠陥セルが冗長セル
によつて置き換えられる時点でＰＲＯＭの内容が挿入さ
れる。
、または、セル・アレーを連続してテストする回路を設
けるために、チツプ上の貴重な領域を使用する代わりに
、従来の技術は、ＤＲＡＭの欠陥セルと置き換えるため
の冗長ストレージ・セルの使用を提案している。特性的
に言えば、そのようなＤＲＡＭは、欠陥メモリ・セルの
アドレスを含むプログラム可能な読取り専用メモリ（Ｐ
ＲＯＭ）を含んでいる。ＤＲＡＭが、製造工程の「最終
テスト」に差し向けられて、どのメモリ・セルが欠陥を
持つているかが識別され、そして、欠陥セルが冗長セル
によつて置き換えられる時点でＰＲＯＭの内容が挿入さ
れる。
【０００７】欠陥メモリ・セルの１つに対するアドレス
が受け取られた時、そのアドレスはＰＲＯＭにストアさ
れたアドレスの１つと比較され、そして、若し、一致が
発見されると、正常なメモリ・セルのアレーを動作する
デコーダへの入力は禁止され、冗長セルのアレーを動作
するデコーダが付勢される。このような動作は米国特許
第４７５７４７４号に示されており、その回路は、どの
メモリ・アドレスが冗長セルのデコーダへ行くべきかを
決めるための多層レベルの選択回路を使用している。そ
の選択回路は、その決定を行なうために、最上位及び最
下位のアドレス・ビツトを検査する。また、ＤＲＡＭに
用いる冗長メモリ・セルは、米国特許第４７４５５８２
号及び同第４７５２９１４号、同第４７８３７８１号、
同第４７５０１５８号、同第４７４８５９７号、同第４
６９１３０１号、同第４６８８２１９号、同第４６３０
２４１号、同第４６７２５８１号、同第４６９１３００
号及び同第４７３７９３５号に記載されている。上述の
米国特許は夫々、欠陥セルへのアドレスを検出した時に
、そのアドレスを、再度、冗長メモリ・セルに差し向け
るメモリ装置を教示している。
が受け取られた時、そのアドレスはＰＲＯＭにストアさ
れたアドレスの１つと比較され、そして、若し、一致が
発見されると、正常なメモリ・セルのアレーを動作する
デコーダへの入力は禁止され、冗長セルのアレーを動作
するデコーダが付勢される。このような動作は米国特許
第４７５７４７４号に示されており、その回路は、どの
メモリ・アドレスが冗長セルのデコーダへ行くべきかを
決めるための多層レベルの選択回路を使用している。そ
の選択回路は、その決定を行なうために、最上位及び最
下位のアドレス・ビツトを検査する。また、ＤＲＡＭに
用いる冗長メモリ・セルは、米国特許第４７４５５８２
号及び同第４７５２９１４号、同第４７８３７８１号、
同第４７５０１５８号、同第４７４８５９７号、同第４
６９１３０１号、同第４６８８２１９号、同第４６３０
２４１号、同第４６７２５８１号、同第４６９１３００
号及び同第４７３７９３５号に記載されている。上述の
米国特許は夫々、欠陥セルへのアドレスを検出した時に
、そのアドレスを、再度、冗長メモリ・セルに差し向け
るメモリ装置を教示している。
【０００８】
【発明が解決しようとする課題】従つて、本発明の目的
はバツクアツプに必要な電力を減少し、かつ、リフレツ
シユ・サイクルの間のインターバルを増加するＤＲＡＭ
を提供することにある。
はバツクアツプに必要な電力を減少し、かつ、リフレツ
シユ・サイクルの間のインターバルを増加するＤＲＡＭ
を提供することにある。
【０００９】本発明の他の目的は、直接アクセス・スト
レージ装置の機能に特に適するＤＲＡＭを提供すること
にある。
レージ装置の機能に特に適するＤＲＡＭを提供すること
にある。
【００１０】本発明の他の目的は、ＤＲＡＭに非揮発性
ストレージの能力を与えた冗長ストレージ・セルを持つ
低い消費電力のＤＲＡＭを提供することにある。
ストレージの能力を与えた冗長ストレージ・セルを持つ
低い消費電力のＤＲＡＭを提供することにある。
【００１１】
【課題を解決するための手段】本発明は、各メモリ・セ
ルがデータを表示する電荷をストアする容量を持つ複数
個のストレージ・セルを含むダイナミツク・ランダム・
アクセス・メモリ（ＤＲＡＭ）に関する。動作可能な多
数のセルは、所定のタイム・インターバルＴ１の後に、
ストアされた電荷が許容し得るレベル以下に放電し、そ
して、少数の動作可能なセルは、より短いタイム・イン
ターバルＴ２の後に、ストアされた電荷が許容し得るレ
ベル以下に放電する。ＤＲＡＭのリフレツシユ・サイク
ルの間の時間は、タイム・インターバルＴ２よりも大き
な時間を持つように調節される。本発明のＤＲＡＭの回
路は、複数個の冗長ストレージ・セルと、動作可能なメ
モリ・セルのアドレスを受け取るデコーダとを含んでい
る。このデコーダは、若し、受け取つたアドレスが上記
の少数の動作可能なセルの１つを表示したならば、第１
の出力を発生し、若し、受け取つたアドレスが上記の多
数の動作可能なセルの１つを表示したならば、第２の出
力を発生する。本発明のＤＲＡＭ回路の中のスイツチン
グ回路は、第１の出力に応答して、冗長ストレージ・セ
ルのアクセスを可能とさせて、上記の少数のストレージ
・セルのアクセスを阻止する。本発明の実施例において
、冗長ストレージ・セルはスタテイツク・ストレージ・
セルで構成されている。
ルがデータを表示する電荷をストアする容量を持つ複数
個のストレージ・セルを含むダイナミツク・ランダム・
アクセス・メモリ（ＤＲＡＭ）に関する。動作可能な多
数のセルは、所定のタイム・インターバルＴ１の後に、
ストアされた電荷が許容し得るレベル以下に放電し、そ
して、少数の動作可能なセルは、より短いタイム・イン
ターバルＴ２の後に、ストアされた電荷が許容し得るレ
ベル以下に放電する。ＤＲＡＭのリフレツシユ・サイク
ルの間の時間は、タイム・インターバルＴ２よりも大き
な時間を持つように調節される。本発明のＤＲＡＭの回
路は、複数個の冗長ストレージ・セルと、動作可能なメ
モリ・セルのアドレスを受け取るデコーダとを含んでい
る。このデコーダは、若し、受け取つたアドレスが上記
の少数の動作可能なセルの１つを表示したならば、第１
の出力を発生し、若し、受け取つたアドレスが上記の多
数の動作可能なセルの１つを表示したならば、第２の出
力を発生する。本発明のＤＲＡＭ回路の中のスイツチン
グ回路は、第１の出力に応答して、冗長ストレージ・セ
ルのアクセスを可能とさせて、上記の少数のストレージ
・セルのアクセスを阻止する。本発明の実施例において
、冗長ストレージ・セルはスタテイツク・ストレージ・
セルで構成されている。
【００１２】
【実施例】図１を参照すると、１メガバイトのＤＲＡＭ
において、室温における時間（対数目盛により表示され
ている）対誤動作数の関係をプロツトしたグラフが示さ
れている。図１は、反復ベースで１メガバイトのＤＲＡ
Ｍの中に既知のビツト・パターンを書き込み、リフレツ
シユ・サイクルの間のインターバルの時間を増加して得
られたグラフである。このグラフを検討すると、早期に
発生する僅かなストレージ・セルの誤動作は１０秒以内
に発生し、殆どのストレージ・セルの誤動作は２０秒以
内に発生していることが判る。リフレツシユの間のイン
ターバルの時間を、例えば８秒まで延長したとしても、
リフレツシユの間で延長されたインターバルを持つメモ
リを完全に動作させるためには、極く少数の動作可能な
ＤＲＡＭセルを取り換えるだけでよいことが、図１のグ
ラフから理解できるであろう。リフレツシユ・サイクル
の間のインターバルのこの増加は、通常のリフレツシユ
・サイクルのインターバルを少なくとも１０倍も改善す
ることを表わしている（通常のインターバルは１秒以下
である）。
において、室温における時間（対数目盛により表示され
ている）対誤動作数の関係をプロツトしたグラフが示さ
れている。図１は、反復ベースで１メガバイトのＤＲＡ
Ｍの中に既知のビツト・パターンを書き込み、リフレツ
シユ・サイクルの間のインターバルの時間を増加して得
られたグラフである。このグラフを検討すると、早期に
発生する僅かなストレージ・セルの誤動作は１０秒以内
に発生し、殆どのストレージ・セルの誤動作は２０秒以
内に発生していることが判る。リフレツシユの間のイン
ターバルの時間を、例えば８秒まで延長したとしても、
リフレツシユの間で延長されたインターバルを持つメモ
リを完全に動作させるためには、極く少数の動作可能な
ＤＲＡＭセルを取り換えるだけでよいことが、図１のグ
ラフから理解できるであろう。リフレツシユ・サイクル
の間のインターバルのこの増加は、通常のリフレツシユ
・サイクルのインターバルを少なくとも１０倍も改善す
ることを表わしている（通常のインターバルは１秒以下
である）。
【００１３】従つて、リフレツシユ・サイクルの間のイ
ンターバルは、リフレツシユがＴ１及びＴ２の間で発生
するように増加され、これにより、従来の技術に比べて
、リフレツシユのデユーテイ・サイクル数を減少する。 リフレツシユ・サイクルの間のインターバルの延長はチ
ツプの電力消費を減少し、そして、バツクアツプ電池を
従来よりも長期間動作させる。
ンターバルは、リフレツシユがＴ１及びＴ２の間で発生
するように増加され、これにより、従来の技術に比べて
、リフレツシユのデユーテイ・サイクル数を減少する。 リフレツシユ・サイクルの間のインターバルの延長はチ
ツプの電力消費を減少し、そして、バツクアツプ電池を
従来よりも長期間動作させる。
【００１４】早期に誤動作を生じるセルを検出するため
に、記憶保持力テストがウエハの最終テストの間で行な
われ、そして、早期に誤動作したセルのアドレスを含む
デコーダのＲＯＭがプログラムされる。図２に示したそ
のようなデコーダのＲＯＭは、デコーダ構成に接続され
ている複数個のＮチヤンネルＦＥＴ１０を含んでいる。 各ＦＥＴ１０のソース電極はフユーズ１２に接続されて
おり、フユーズ１２はそのままに残されるか、または、
過剰電流、或はレーザで焼き切ることによつて切断され
る。従つて、トランジスタの各垂直グループは、マツチ
ング・アドレスを受け取つた時に、垂直に接続されたト
ランジスタのすべてを非導通にさせるために、フユーズ
１２を選択的に切断することによつてプログラムされる
。
に、記憶保持力テストがウエハの最終テストの間で行な
われ、そして、早期に誤動作したセルのアドレスを含む
デコーダのＲＯＭがプログラムされる。図２に示したそ
のようなデコーダのＲＯＭは、デコーダ構成に接続され
ている複数個のＮチヤンネルＦＥＴ１０を含んでいる。 各ＦＥＴ１０のソース電極はフユーズ１２に接続されて
おり、フユーズ１２はそのままに残されるか、または、
過剰電流、或はレーザで焼き切ることによつて切断され
る。従つて、トランジスタの各垂直グループは、マツチ
ング・アドレスを受け取つた時に、垂直に接続されたト
ランジスタのすべてを非導通にさせるために、フユーズ
１２を選択的に切断することによつてプログラムされる
。
【００１５】図２に示した回路構成は月並みなものであ
る。その動作は以下の通りである。入力端子１４及び１
６に早期誤動作セルを表示するアドレスを受け取つた時
、列導体１８、２０、または２２に接続されたすべての
トランジスタ１０は非導通にされ、これにより、ナンド
回路２４、２６、または２８の１つに高電位を出力させ
る。同時に、デコード信号が印加され、その結果、列入
力に接続された入力端子が高電位にされた１つのナンド
回路は、その出力を降下させ、その出力は、反転され、
そして複数個の出力端子３０の内の１つの端子に印加さ
れる。
る。その動作は以下の通りである。入力端子１４及び１
６に早期誤動作セルを表示するアドレスを受け取つた時
、列導体１８、２０、または２２に接続されたすべての
トランジスタ１０は非導通にされ、これにより、ナンド
回路２４、２６、または２８の１つに高電位を出力させ
る。同時に、デコード信号が印加され、その結果、列入
力に接続された入力端子が高電位にされた１つのナンド
回路は、その出力を降下させ、その出力は、反転され、
そして複数個の出力端子３０の内の１つの端子に印加さ
れる。
【００１６】端子３０の内のいずれか１つの端子の高い
出力は、接続された双安定レジスタ・セル５０（即ち、
スタテイツク・メモリ・セル）を選択させる（図３参照
）。加えて、いずれか１つの端子３０が高電位状態に反
転した時、複数個の「レジスタ・マツチ」Ｎチヤンネル
ＦＥＴ３２の１つは、導電状態にされ、接続された導体
３４を低電位状態に反転させる。導体３４のレベルはイ
ンバータ３６によつて反転され、出力端子３８に印加さ
れる。結果としての高電位状態は、レジスタ・マツチが
見い出されたこと、そして、接続されたＤＲＡＭ中のダ
イナミツク・セルではなく、スタテイツク・レジスタ・
セルがアドレスされることとを表わす。
出力は、接続された双安定レジスタ・セル５０（即ち、
スタテイツク・メモリ・セル）を選択させる（図３参照
）。加えて、いずれか１つの端子３０が高電位状態に反
転した時、複数個の「レジスタ・マツチ」Ｎチヤンネル
ＦＥＴ３２の１つは、導電状態にされ、接続された導体
３４を低電位状態に反転させる。導体３４のレベルはイ
ンバータ３６によつて反転され、出力端子３８に印加さ
れる。結果としての高電位状態は、レジスタ・マツチが
見い出されたこと、そして、接続されたＤＲＡＭ中のダ
イナミツク・セルではなく、スタテイツク・レジスタ・
セルがアドレスされることとを表わす。
【００１７】図２に示したＲＯＭの大きさは、Ｎを列及
び行のアドレス・ビツトの合計数とし、Ｍを置換可能な
セル、即ちレジスタの数として、２Ｎ×Ｍビツトの大き
さである。例えば、１０行及び１０列のアドレスを持つ
低電力の１メガビツトのＤＲＡＭは、置換可能なセル、
即ちレジスタを２０個として、４０×２０（８００）ビ
ツトのＲＯＭを必要とする。
び行のアドレス・ビツトの合計数とし、Ｍを置換可能な
セル、即ちレジスタの数として、２Ｎ×Ｍビツトの大き
さである。例えば、１０行及び１０列のアドレスを持つ
低電力の１メガビツトのＤＲＡＭは、置換可能なセル、
即ちレジスタを２０個として、４０×２０（８００）ビ
ツトのＲＯＭを必要とする。
【００１８】図３は本発明を適用したＤＲＡＭの全体の
ブロツク図である。スタテイツク・レジスタ段５０は「
冗長ストレージ・セル」として動作し、そして、夫々、
交差結合の２つのＮ及びＰトランジスタ対の５２及び５
４と、ビツト・スイツチ対５６及び５８とを含んでいる
。スタテイツク・レジスタ段５０は、漏洩電流を除けば
、殆ど電力を消費せず、そして、リフレツシユ動作を必
要としない。破線６０の右側の回路は、通常のＤＲＡＭ
を表わし、そして、ＤＲＡＭアレー６２、リフレツシユ
制御回路６３、電源装置６５及びバツクアツプ電池６７
を含んでいる。リフレツシユ制御回路６３はＴ１及びＴ
２の間のインターバルでＤＲＡＭアレー６２中のセルを
リフレツシユするための公知の態様で動作する。破線６
０の右側に示した残りの回路の動作は従来の通常の動作
と同じである。
ブロツク図である。スタテイツク・レジスタ段５０は「
冗長ストレージ・セル」として動作し、そして、夫々、
交差結合の２つのＮ及びＰトランジスタ対の５２及び５
４と、ビツト・スイツチ対５６及び５８とを含んでいる
。スタテイツク・レジスタ段５０は、漏洩電流を除けば
、殆ど電力を消費せず、そして、リフレツシユ動作を必
要としない。破線６０の右側の回路は、通常のＤＲＡＭ
を表わし、そして、ＤＲＡＭアレー６２、リフレツシユ
制御回路６３、電源装置６５及びバツクアツプ電池６７
を含んでいる。リフレツシユ制御回路６３はＴ１及びＴ
２の間のインターバルでＤＲＡＭアレー６２中のセルを
リフレツシユするための公知の態様で動作する。破線６
０の右側に示した残りの回路の動作は従来の通常の動作
と同じである。
【００１９】破線６０の左側は、「早期に故障した」セ
ルからか、または「早期に故障した」セルへの何れかに
、アドレス・データを、ＤＲＡＭアレー６２からレジス
タ５０の１つに取り出させるスイツチング回路である。 アドレス・マツチ検出回路６４は図２に示した回路と同
じである。データ入力バツフア６６とデータ出力バツフ
ア６８は、１対のＮチヤンネル・トランジスタ７２及び
７４の対によつて動作が制御されるデータ・バスに接続
される。
ルからか、または「早期に故障した」セルへの何れかに
、アドレス・データを、ＤＲＡＭアレー６２からレジス
タ５０の１つに取り出させるスイツチング回路である。 アドレス・マツチ検出回路６４は図２に示した回路と同
じである。データ入力バツフア６６とデータ出力バツフ
ア６８は、１対のＮチヤンネル・トランジスタ７２及び
７４の対によつて動作が制御されるデータ・バスに接続
される。
【００２０】ビツト・スイツチ対５６、５８は、アドレ
ス・マツチ検出回路６４からの選択ライン３０の１つに
現われる選択レジスタ・レベルによつて制御される。既
に述べたように、Ｍ個のレジスタがあるから、アドレス
・マツチ検出回路６４から出発する選択レジスタ・ライ
ン３０はＭ−１本である。レジスタ５０、入力／出力感
知増幅器７６及び書き込み駆動回路７８のすべては、共
通レジスタＩ／Ｏバス８０に接続されている。Ｉ／Ｏ感
知増幅器（Ｉ／Ｏ ＳＡ）７６及び書き込み駆動回路
７８もまたＮチヤンネル・トランジスタ７２を通つてデ
ータ・バス７０に接続されている。トランジスタ７２及
び７４は、アドレス・マツチ検出回路６４からのレジス
タ・マツチ出力端子３８の出力レベルによつて制御され
る。
ス・マツチ検出回路６４からの選択ライン３０の１つに
現われる選択レジスタ・レベルによつて制御される。既
に述べたように、Ｍ個のレジスタがあるから、アドレス
・マツチ検出回路６４から出発する選択レジスタ・ライ
ン３０はＭ−１本である。レジスタ５０、入力／出力感
知増幅器７６及び書き込み駆動回路７８のすべては、共
通レジスタＩ／Ｏバス８０に接続されている。Ｉ／Ｏ感
知増幅器（Ｉ／Ｏ ＳＡ）７６及び書き込み駆動回路
７８もまたＮチヤンネル・トランジスタ７２を通つてデ
ータ・バス７０に接続されている。トランジスタ７２及
び７４は、アドレス・マツチ検出回路６４からのレジス
タ・マツチ出力端子３８の出力レベルによつて制御され
る。
【００２１】結果として、アドレス・マツチ検出回路６
４の入力アドレスが早期に故障したセル・アドレスの１
つにマツチした時、高電位レベルがマツチング選択レジ
スタ出力ライン３０に出力される。これは、次の読み取
り動作、または書き込み動作のためのレジスタ５０の１
つの選択を可能にする。加えて、高電位の出力がレジス
タ・マツチ端子３８に現われて、Ｎチヤンネル・トラン
ジスタ７２を導通させ、そして、入力／出力感知増幅回
路７６及び書き込みドライバ回路７８にデータ・バス７
０を接続する。これと同時に、端子３８の高電位はイン
バータ８２によつて反転され、トランジスタ７４がＤＲ
ＡＭアレー６２からデータ・バス７０を遮断して、アド
レスされた早期に故障したセルへのアクセスを阻止する
。
４の入力アドレスが早期に故障したセル・アドレスの１
つにマツチした時、高電位レベルがマツチング選択レジ
スタ出力ライン３０に出力される。これは、次の読み取
り動作、または書き込み動作のためのレジスタ５０の１
つの選択を可能にする。加えて、高電位の出力がレジス
タ・マツチ端子３８に現われて、Ｎチヤンネル・トラン
ジスタ７２を導通させ、そして、入力／出力感知増幅回
路７６及び書き込みドライバ回路７８にデータ・バス７
０を接続する。これと同時に、端子３８の高電位はイン
バータ８２によつて反転され、トランジスタ７４がＤＲ
ＡＭアレー６２からデータ・バス７０を遮断して、アド
レスされた早期に故障したセルへのアクセスを阻止する
。
【００２２】上述したような、早期に誤動作を起すメモ
リ・セルに対してセルを置換する本発明は、従来の通常
の技術を用いたエラー訂正に比べて顕著な利点を持つて
いる。従来行なわれていたように、９個の１メガバイト
のチツプを含む１つの１メガバイトのカードにエラー訂
正を行なうために、１ビツトのエラー訂正と２ビツトの
エラー検出とのために必要な２つのパリテイ・ビツトに
対して１０番目の付加的なチツプが必要である。このこ
とは、上述のセル置換技術と同じ機能を行なわせるため
に必要なシリコン・チツプの数が増大する（９個のチツ
プ毎に１個の余分なチツプを必要とする）。ＲＯＭベー
スの技術は、リフレツシユの間のインターバルを可成り
増加することができ、そして、チツプの中で実現される
のでユーザに対して影響を与えない。
リ・セルに対してセルを置換する本発明は、従来の通常
の技術を用いたエラー訂正に比べて顕著な利点を持つて
いる。従来行なわれていたように、９個の１メガバイト
のチツプを含む１つの１メガバイトのカードにエラー訂
正を行なうために、１ビツトのエラー訂正と２ビツトの
エラー検出とのために必要な２つのパリテイ・ビツトに
対して１０番目の付加的なチツプが必要である。このこ
とは、上述のセル置換技術と同じ機能を行なわせるため
に必要なシリコン・チツプの数が増大する（９個のチツ
プ毎に１個の余分なチツプを必要とする）。ＲＯＭベー
スの技術は、リフレツシユの間のインターバルを可成り
増加することができ、そして、チツプの中で実現される
のでユーザに対して影響を与えない。
【００２３】
【発明の効果】本発明はダイナミツク・ランダム・アク
セス・メモリに非揮発性ストレージ装置の能力を与え、
しかもリフレツシユ・サイクルのタイム・インターバル
を長くすることができる。
セス・メモリに非揮発性ストレージ装置の能力を与え、
しかもリフレツシユ・サイクルのタイム・インターバル
を長くすることができる。
【図１】１メガビツトのＤＲＡＭにおいて、「ビツトの
喪失」数対経過時間との関係をプロツトしたグラフであ
る。
喪失」数対経過時間との関係をプロツトしたグラフであ
る。
【図２】アドレス・マツチングに使用するための代表的
な読み取り専用メモリの回路図である。
な読み取り専用メモリの回路図である。
【図３】本発明を適用したＤＲＡＭの実施例の回路を示
すブロツク図である。
すブロツク図である。
１２ フユーズ
１４、１６ アドレスの入力端子
２４、２６、２８ ナンド回路
５０ スタテイツク・レジスタ
６２ ＤＲＡＭのアレー
６３ リフレツシユ制御回路
６４ アドレス・マツチング検出回路６５ 電源装
置 ６６ データ入力バツフア ６７ 電池 ６８ データ出力バツフア ７０ データ・バス ８０ レジスタＩ／Ｏバス
置 ６６ データ入力バツフア ６７ 電池 ６８ データ出力バツフア ７０ データ・バス ８０ レジスタＩ／Ｏバス
Claims (7)
- 【請求項１】 各セルがデータを表示する電荷をスト
アするための容量を含む複数個の動作可能なメモリ・セ
ルを含み、上記動作可能なセルのうちの多数のセルの上
記電荷は、時間Ｔ１の後に許容レベル以下に放電し、上
記動作可能なセルのうちの少数のセルの上記電荷は、よ
り短い時間Ｔ２の後に上記許容レベル以下に放電し、リ
フレツシユ・サイクルの間のインターバルが時間Ｔ２よ
りも大きなリフレツシユ・サイクルを持つダイナミツク
・ランダム・アクセス・メモリにおいて、複数個の冗長
ストレージ・セルと、動作可能なセルのアドレスを受け
取り、かつ、上記アドレスが上記動作可能なセルのうち
の上記少数のセルの１つを表示したならば、第１の出力
を発生し、上記動作可能なセルのうちの上記多数のセル
の１つを表示したならば、第２の出力を発生するデコー
ダ手段と、上記第１の出力に応答して、上記冗長ストレ
ージ・セルのアクセスを可能とし、かつ、上記少数のセ
ルのアクセスを阻止するスイツチング手段とからなるダ
イナミツク・ランダム・アクセス・メモリ。 - 【請求項２】 上記冗長ストレージ・セルはスタテイ
ツク・メモリ・セルである請求項１に記載のダイナミツ
ク・ランダム・アクセス・メモリ。 - 【請求項３】 上記スタテイツク・メモリ・セルの各
々は、データ信号の真数レベルと補数レベルの両方をス
トアするためのＭＯＳフリツプフロツプ回路である請求
項２に記載のダイナミツク・ランダム・アクセス・メモ
リ。 - 【請求項４】 上記ＭＯＳフリツプフロツプ回路は、
交差結合されたＮチヤンネル及びＰチヤンネルＭＯＳト
ランジスタの２つの対を含むことを特徴とする請求項３
に記載のダイナミツク・ランダム・アクセス・メモリ。 - 【請求項５】 リフレツシユ・サイクルの上記インタ
ーバルは、時間Ｔ１とＴ２との間で調節されている請求
項１に記載のダイナミツク・ランダム・アクセス・メモ
リ。 - 【請求項６】 上記ダイナミツク・ランダム・アクセ
ス・メモリのための電力供給手段と、上記電力供給手段
が動作を停止した場合に、上記ダイナミツク・ランダム
・アクセス・メモリに電力を与える電池とを有する請求
項５に記載のダイナミツク・ランダム・アクセス・メモ
リ。 - 【請求項７】 上記デコーダ手段はプログラム可能な
読み取り専用メモリであり、かつ、動作可能なセルのう
ちの上記少数のセルの各アドレスをストアし、そして、
上記ダイナミツク・ランダム・アクセス・メモリが製造
される時に、上記各アドレスは上記読み取り専用メモリ
の中に記入されることを特徴とする請求項５に記載のダ
イナミツク・ランダム・アクセス・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US602037 | 1990-10-23 | ||
| US07/602,037 US5157634A (en) | 1990-10-23 | 1990-10-23 | Dram having extended refresh time |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04232688A true JPH04232688A (ja) | 1992-08-20 |
| JPH0746496B2 JPH0746496B2 (ja) | 1995-05-17 |
Family
ID=24409721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219407A Expired - Lifetime JPH0746496B2 (ja) | 1990-10-23 | 1991-08-06 | ダイナミツク・ランダム・アクセス・メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5157634A (ja) |
| EP (1) | EP0486794A3 (ja) |
| JP (1) | JPH0746496B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001155498A (ja) * | 1999-09-30 | 2001-06-08 | Infineon Technologies Ag | メモリセルの冗長ユニットを有するダイナミック集積化半導体メモリ及び該ダイナミック集積化半導体メモリのメモリセルの自己修復方法 |
| US6291847B1 (en) | 1997-09-24 | 2001-09-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
Families Citing this family (17)
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|---|---|---|---|---|
| US5321661A (en) * | 1991-11-20 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Self-refreshing memory with on-chip timer test circuit |
| US5694143A (en) * | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| JPH08129511A (ja) * | 1994-09-05 | 1996-05-21 | Canon Inc | メモリのバックアップ方法及びメモリのバックアップ回路並びに該回路を有するファクシミリ装置 |
| JP3862330B2 (ja) * | 1996-05-22 | 2006-12-27 | 富士通株式会社 | 半導体記憶装置 |
| US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| JP3177207B2 (ja) | 1998-01-27 | 2001-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | リフレッシュ間隔制御装置及び方法、並びにコンピュータ |
| US6330696B1 (en) * | 1998-08-13 | 2001-12-11 | Agere Systems Guardian Corp | Self-testing of DRAMs for multiple faults |
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| US7248145B2 (en) | 2000-02-28 | 2007-07-24 | Magellan Technology Oty Limited | Radio frequency identification transponder |
| AUPQ589400A0 (en) * | 2000-02-28 | 2000-03-23 | Magellan Technology Pty Limited | Rfid transponders |
| US6757202B2 (en) | 2002-08-29 | 2004-06-29 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers |
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| AU2009273748A1 (en) | 2008-07-21 | 2010-01-28 | Sato Holdings Corporation | A device having data storage |
| CN105493192B (zh) * | 2013-09-01 | 2018-10-19 | 英派尔科技开发有限公司 | Dram中增加的刷新间隔和能量效率 |
| KR102405054B1 (ko) * | 2015-11-27 | 2022-06-08 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
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1990
- 1990-10-23 US US07/602,037 patent/US5157634A/en not_active Expired - Fee Related
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1991
- 1991-08-06 JP JP3219407A patent/JPH0746496B2/ja not_active Expired - Lifetime
- 1991-09-27 EP EP91116527A patent/EP0486794A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0486794A3 (en) | 1994-12-28 |
| US5157634A (en) | 1992-10-20 |
| EP0486794A2 (en) | 1992-05-27 |
| JPH0746496B2 (ja) | 1995-05-17 |
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