JPS6284678A - テレビジヨン受像機 - Google Patents
テレビジヨン受像機Info
- Publication number
- JPS6284678A JPS6284678A JP60225144A JP22514485A JPS6284678A JP S6284678 A JPS6284678 A JP S6284678A JP 60225144 A JP60225144 A JP 60225144A JP 22514485 A JP22514485 A JP 22514485A JP S6284678 A JPS6284678 A JP S6284678A
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- JP
- Japan
- Prior art keywords
- frame memory
- address
- control
- section
- display start
- Prior art date
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- Granted
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフレームメモリを応用して映像信号を制御する
テレビジョン受像機に関するものである。
テレビジョン受像機に関するものである。
従来の技術
第3図は従来例のフレームメモリを利用したテレビジョ
ン受像機の構成図を示すもので、1は入力される映像信
号、2は映像信号1をフレームメモリに記憶し画像の制
御を行なうフレームメモリ第1制御部である。第1制御
部2は、同期分離部3とクロック発生部4と第1アドレ
ス制御部6で構成される。6はフレームメモリ第2制御
部で、7のCPU回路と8の第2アドレス制御部で構成
される。9は人/D変換部、10は入力切換部、11は
アドレス切換部、12はフレームメモリ、13はD/人
変換部である。以上のように構成されたテレビジョン受
像機の動作を説明する。
ン受像機の構成図を示すもので、1は入力される映像信
号、2は映像信号1をフレームメモリに記憶し画像の制
御を行なうフレームメモリ第1制御部である。第1制御
部2は、同期分離部3とクロック発生部4と第1アドレ
ス制御部6で構成される。6はフレームメモリ第2制御
部で、7のCPU回路と8の第2アドレス制御部で構成
される。9は人/D変換部、10は入力切換部、11は
アドレス切換部、12はフレームメモリ、13はD/人
変換部である。以上のように構成されたテレビジョン受
像機の動作を説明する。
入力された映像信号1はフレームメモリ第1制御部2と
A/D変換部9に供給され、フレームメモリ第1制御部
2では同期分離部3で水平14及び垂直同101信号1
6を映像信号1より分離しクロック発生部4と第1アド
レス制御部5に供給されるθクロック発生部4ばPLL
回路等で構成し水平同期信号14に同期したクロック信
号を発生し、A/D変換部9と、第1アドレス制御部5
と、D/A変換部13に供給する。ム/D変換部9は、
入力された映像信号9をクロック信号でディジタル化し
入力切換部1oを介し、フレームメモリ12に供給する
。第1アドレス制御部6は、水平及び垂直同期信号、ク
ロック信号により制御されるカウンタ回路等で構成し、
水平及び垂直アドレスをアドレス切換部11を介しフレ
ームメモリ12は供給され、読み出し、書き込みを行な
い、この1フレームメモリ12を利用して画質の改善。
A/D変換部9に供給され、フレームメモリ第1制御部
2では同期分離部3で水平14及び垂直同101信号1
6を映像信号1より分離しクロック発生部4と第1アド
レス制御部5に供給されるθクロック発生部4ばPLL
回路等で構成し水平同期信号14に同期したクロック信
号を発生し、A/D変換部9と、第1アドレス制御部5
と、D/A変換部13に供給する。ム/D変換部9は、
入力された映像信号9をクロック信号でディジタル化し
入力切換部1oを介し、フレームメモリ12に供給する
。第1アドレス制御部6は、水平及び垂直同期信号、ク
ロック信号により制御されるカウンタ回路等で構成し、
水平及び垂直アドレスをアドレス切換部11を介しフレ
ームメモリ12は供給され、読み出し、書き込みを行な
い、この1フレームメモリ12を利用して画質の改善。
機能向上をはかっている。フレームメモリ第2制御部6
ば、CPU等を用いてフレームメモリ12を制御し、文
字情報等を表示させなど、入力された映像信号1の一部
(表示画面の一部を示す)を他の情報におきかえる為に
設けられた制御部であり、CPU回路7からのアドレス
信号を第2アドレス制御部8、アドレス切換部11を介
し、フレームメモリ12に供給し制御される。データは
入力切換部1oを介しフレームメモリ12に供給される
。この切換のタイミングは例えば入力される映像信号1
のブランキング期間、又は時分割で制御される。フレー
ムメモリ12の読み出しはフレームメモリ第1制御部2
のアドレスで読み出され、D/ム変換部13でアナログ
信号に変換され、CRT上に表示される。
ば、CPU等を用いてフレームメモリ12を制御し、文
字情報等を表示させなど、入力された映像信号1の一部
(表示画面の一部を示す)を他の情報におきかえる為に
設けられた制御部であり、CPU回路7からのアドレス
信号を第2アドレス制御部8、アドレス切換部11を介
し、フレームメモリ12に供給し制御される。データは
入力切換部1oを介しフレームメモリ12に供給される
。この切換のタイミングは例えば入力される映像信号1
のブランキング期間、又は時分割で制御される。フレー
ムメモリ12の読み出しはフレームメモリ第1制御部2
のアドレスで読み出され、D/ム変換部13でアナログ
信号に変換され、CRT上に表示される。
以上のように構成されたテレビジョン受像機のフレーム
メモリ応用において、フレームメモリ第1制御部2の水
平と垂直アドレス信号でフレームメモリ12を制御する
と、水平方向のアドレスの数が2nでない場合、例えば
水平データ数720個、垂直ライ/数612本では、水
平アドレス210、垂直アドレス29のアドレスとなる
ためメモリ容量が実際は720X512のものが、10
24X512必要となり、メモリが増加しコストの高い
ものとなる。従ってメモリの有効利用及び回路の簡略化
をはかるだめに、水平と垂直を基本とせずクロック信号
のみで1フレームの時間巡回するカウンタ回路を構成し
、(以下、巡回式アドレス方式と呼ぶ)メモリを制御し
ている。以上のようにフレームメモリの制御において、
水平・垂直アドレスを分離すると、クロック周波数によ
りメモリ容量が増大するため、巡回式のアドレス方式を
用いたテレビジョン受像機が多数実現されている。
メモリ応用において、フレームメモリ第1制御部2の水
平と垂直アドレス信号でフレームメモリ12を制御する
と、水平方向のアドレスの数が2nでない場合、例えば
水平データ数720個、垂直ライ/数612本では、水
平アドレス210、垂直アドレス29のアドレスとなる
ためメモリ容量が実際は720X512のものが、10
24X512必要となり、メモリが増加しコストの高い
ものとなる。従ってメモリの有効利用及び回路の簡略化
をはかるだめに、水平と垂直を基本とせずクロック信号
のみで1フレームの時間巡回するカウンタ回路を構成し
、(以下、巡回式アドレス方式と呼ぶ)メモリを制御し
ている。以上のようにフレームメモリの制御において、
水平・垂直アドレスを分離すると、クロック周波数によ
りメモリ容量が増大するため、巡回式のアドレス方式を
用いたテレビジョン受像機が多数実現されている。
発明が解決しようとする問題点
以上のように巡回式アドレス方式をフレームメモリ第1
制御部2に用いたテレビジョン受像機では、電源を入れ
る毎にフレームメモリ12の制御アドレスが異なるだめ
フレームメモリ第2制御部6で制御することができない
という問題点を有していた。
制御部2に用いたテレビジョン受像機では、電源を入れ
る毎にフレームメモリ12の制御アドレスが異なるだめ
フレームメモリ第2制御部6で制御することができない
という問題点を有していた。
本発明は上述の問題点を除去し、フレームメモリを有効
に利用するテレビジョン受像機を提供することを目的と
する。
に利用するテレビジョン受像機を提供することを目的と
する。
問題点を解決するだめの手段
本発明は、フレームメモリ第1制御手段の表示スタート
アドレスを検出する検出手段と、前記検出手段の出力を
フレームメモリ第2制御手段に供給し、前記出力に応じ
てフレームメモリ第2制御手段でフレームメモリを制御
することを特徴とするテレビジョン受像機である。
アドレスを検出する検出手段と、前記検出手段の出力を
フレームメモリ第2制御手段に供給し、前記出力に応じ
てフレームメモリ第2制御手段でフレームメモリを制御
することを特徴とするテレビジョン受像機である。
作用
本発明は前記した構成により、巡回式アドレス方式によ
るフレームメモリ第1制御部2の表示スタートアドレス
を検出し、その出力をフレームメモリ第2制御部6に供
給することによりフレームメモリ第2制御部6は表示ス
タートアドレスに応じてフレームメモリ12を制御する
ことができ、フレームメモリを有効に利用することがで
きる。
るフレームメモリ第1制御部2の表示スタートアドレス
を検出し、その出力をフレームメモリ第2制御部6に供
給することによりフレームメモリ第2制御部6は表示ス
タートアドレスに応じてフレームメモリ12を制御する
ことができ、フレームメモリを有効に利用することがで
きる。
実施例
第1図は本発明の実施例におけるテレビジョン受像機の
構成を示す。第1図において、16は本発明のために設
けた表示スタートアドレス検出部、17は巡回式アドレ
ス方式の第1アドレス制御部である。同図において、従
来と同様に動作するものは同じ番号で示す。
構成を示す。第1図において、16は本発明のために設
けた表示スタートアドレス検出部、17は巡回式アドレ
ス方式の第1アドレス制御部である。同図において、従
来と同様に動作するものは同じ番号で示す。
以上のように構成されたこの実施例のテレビジョン受像
機の動作について説明する。
機の動作について説明する。
フレームメモリ第1制御部2に供給される映像信号1は
通常のテレビ受像機と同一の構成の同期分離部3で同期
信号の分離を行ない、水平同期信号14をクロック発生
部4へ、垂直同期信号15を表示スタートアドレス検出
部16[供給する〇クロック発生部4ばPLL回路を構
成し映像信号の標本化を行なうクロック信号を発生し、
ム/D変換部9と、第1アドレス制御部17とD/ム
変換部13に供給する。第1アドレス制御部17はクロ
ック信号だけで制御する巡回式アドレス方式の動作を行
なう。その動作を第2図で説明する。
通常のテレビ受像機と同一の構成の同期分離部3で同期
信号の分離を行ない、水平同期信号14をクロック発生
部4へ、垂直同期信号15を表示スタートアドレス検出
部16[供給する〇クロック発生部4ばPLL回路を構
成し映像信号の標本化を行なうクロック信号を発生し、
ム/D変換部9と、第1アドレス制御部17とD/ム
変換部13に供給する。第1アドレス制御部17はクロ
ック信号だけで制御する巡回式アドレス方式の動作を行
なう。その動作を第2図で説明する。
第2図イは映像信号の1フイールドの全標本点数が、例
えば100個の場合を示し、巡回アドレスの表示スター
トアドレスが0からスタートすることを示す。第2図口
は電源を再度入れた時の巡回式アドレスの表示スタート
アドレスが16からスタートすることを示す。このよう
に電源を入れなおすことでスタートアドレスが異なるも
のである。
えば100個の場合を示し、巡回アドレスの表示スター
トアドレスが0からスタートすることを示す。第2図口
は電源を再度入れた時の巡回式アドレスの表示スタート
アドレスが16からスタートすることを示す。このよう
に電源を入れなおすことでスタートアドレスが異なるも
のである。
この巡回式アドレス方式の第1制御部17の出力信号は
アドレス切換部11を介しフレームメモリ12に供給し
、フレームメモリ12のアドレス制御を行なう。ディジ
タル化された映像信号は入力切換部10を介しフレーム
メモリ12に書き込み。
アドレス切換部11を介しフレームメモリ12に供給し
、フレームメモリ12のアドレス制御を行なう。ディジ
タル化された映像信号は入力切換部10を介しフレーム
メモリ12に書き込み。
読み出しを行なう。
フレームメモリ第2制御部6は表示スタートアドレス検
出部16で検出された表示スタートアドレス(第2図イ
の場合は01口の場合16)を電源を入れる毎に受は取
り、フレームメモリ12の表示アドレスを記憶し、フレ
ームメモリ第2制御部6で表示しだい部分に文字情報等
を入力切換部10を介しフレームメモリ12に書き込む
。表示スタートアドレス検出部16はレジスタで構成し
、第1アドレス制御部17の出力信号を垂直同期信号の
タイミングで取り込み、CPU回路7に供給される。C
PU回路了は、CRTに表示したい部分、例えばCRT
の60番目であれば、表示スタートアドレスに60を加
えた番地を計算し、そのアドレスでフレームメモリ12
を制御する。(第2図口では、表示スタートアドレス1
5に6oを加えた76番地からフレームメモリ12のア
ドレス制御が実行される。)フレームメモリ12のデー
タは、第1アドレス制御部17のアドレスで読み出され
、D/A変換部13でアナログ信号に変換し、CRT上
に映出される。
出部16で検出された表示スタートアドレス(第2図イ
の場合は01口の場合16)を電源を入れる毎に受は取
り、フレームメモリ12の表示アドレスを記憶し、フレ
ームメモリ第2制御部6で表示しだい部分に文字情報等
を入力切換部10を介しフレームメモリ12に書き込む
。表示スタートアドレス検出部16はレジスタで構成し
、第1アドレス制御部17の出力信号を垂直同期信号の
タイミングで取り込み、CPU回路7に供給される。C
PU回路了は、CRTに表示したい部分、例えばCRT
の60番目であれば、表示スタートアドレスに60を加
えた番地を計算し、そのアドレスでフレームメモリ12
を制御する。(第2図口では、表示スタートアドレス1
5に6oを加えた76番地からフレームメモリ12のア
ドレス制御が実行される。)フレームメモリ12のデー
タは、第1アドレス制御部17のアドレスで読み出され
、D/A変換部13でアナログ信号に変換し、CRT上
に映出される。
以上のように本発明によれば、表示スタートアドレス検
出部16を設け、フレームメモリ第1制御部2の表示ス
タートアドレスを検出し、フレームメモリ第2制御部6
に供給し、そのアドレスを基本として、フレームメモリ
第2制御部でフレームメモリを制御することができる。
出部16を設け、フレームメモリ第1制御部2の表示ス
タートアドレスを検出し、フレームメモリ第2制御部6
に供給し、そのアドレスを基本として、フレームメモリ
第2制御部でフレームメモリを制御することができる。
発明の詳細
な説明したように本発明によれば、巡回式アドレス方式
、水平垂直アドレス方式のどちらでも、他の制御部でフ
レームメモリを制御することができ、その実用効果は大
きい。
、水平垂直アドレス方式のどちらでも、他の制御部でフ
レームメモリを制御することができ、その実用効果は大
きい。
第1図は本発明の〜実施例におけるテレビジョン受像機
のブロック図、第2図は同受像機の表示スタートアドレ
スを説明するだめのアドレス構成図、第3図は従来のテ
レビジョン受f&[のブロック図である。 2・・・・・・フレームメモリ第1制御部、3・・・・
・・同期分離部、4・・・・・・クロック発生部、17
・・・・・・第1アドレス制御部、16・・・・・・表
示スタートアドレス検出部、6・・・・・・フレームメ
モリ第2制御部。
のブロック図、第2図は同受像機の表示スタートアドレ
スを説明するだめのアドレス構成図、第3図は従来のテ
レビジョン受f&[のブロック図である。 2・・・・・・フレームメモリ第1制御部、3・・・・
・・同期分離部、4・・・・・・クロック発生部、17
・・・・・・第1アドレス制御部、16・・・・・・表
示スタートアドレス検出部、6・・・・・・フレームメ
モリ第2制御部。
Claims (1)
- 映像信号をディジタル化しフレームメモリで制御する制
御手段を少なくとも2つ以上備え、前記制御手段のひと
つに、前記映像信号を同期分離する同期分離手段と前記
同期分離手段に同期したクロック発生手段と、前記クロ
ック発生手段のクロック信号で前記フレームメモリを制
御するアドレスを発生する第1アドレス制御手段と第1
アドレス制御手段の出力と前記同期分離手段の同期信号
で表示スタートアドレスを検出する表示スタートアドレ
ス検出手段を備え、他のフレームメモリ制御手段は、前
記表示スタートアドレスを基本として、フレームメモリ
を制御することを特徴とするテレビジョン受像機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225144A JPH06105968B2 (ja) | 1985-10-09 | 1985-10-09 | テレビジヨン受像機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225144A JPH06105968B2 (ja) | 1985-10-09 | 1985-10-09 | テレビジヨン受像機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284678A true JPS6284678A (ja) | 1987-04-18 |
| JPH06105968B2 JPH06105968B2 (ja) | 1994-12-21 |
Family
ID=16824636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225144A Expired - Lifetime JPH06105968B2 (ja) | 1985-10-09 | 1985-10-09 | テレビジヨン受像機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105968B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222382A (ja) * | 1989-02-23 | 1990-09-05 | Matsushita Electric Ind Co Ltd | 画像メモリ装置 |
-
1985
- 1985-10-09 JP JP60225144A patent/JPH06105968B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222382A (ja) * | 1989-02-23 | 1990-09-05 | Matsushita Electric Ind Co Ltd | 画像メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105968B2 (ja) | 1994-12-21 |
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