JPH0638644B2 - 文字図形表示回路 - Google Patents
文字図形表示回路Info
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- JPH0638644B2 JPH0638644B2 JP61007917A JP791786A JPH0638644B2 JP H0638644 B2 JPH0638644 B2 JP H0638644B2 JP 61007917 A JP61007917 A JP 61007917A JP 791786 A JP791786 A JP 791786A JP H0638644 B2 JPH0638644 B2 JP H0638644B2
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- circuit
- memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
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- Controls And Circuits For Display Device (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は文字図形表示装置に係り、特に外部からの表示
走査の同期化において、画像表示の乱れや誤りのない文
字図形表示回路に関する。
走査の同期化において、画像表示の乱れや誤りのない文
字図形表示回路に関する。
表示走査周期に同期して、メモリに書込まれている文字
図形情報を読出してＣＲＴ画面上に表示する画像表示装
置は、通常のテレビジョンなどの映像の上に文字図形表
示を重畳する、いわゆるスーパーインポーズ機能を有す
るようになってきており、この場合はテレビジョンの映
像信号と文字図形表示の画像信号とを同期化する必要が
ある。この同期化において、通常テレビジョンの映像信
号は、放送局で信号源を切換えた場合には、同期信号に
位相のずれが生じ、これによって同期をとる文字図形の
画像表示に乱れが生じるだけでなくメモリに供給される
信号が途絶えるためメモリに記録されている文字図形情
報が破壊される恐れもある。
図形情報を読出してＣＲＴ画面上に表示する画像表示装
置は、通常のテレビジョンなどの映像の上に文字図形表
示を重畳する、いわゆるスーパーインポーズ機能を有す
るようになってきており、この場合はテレビジョンの映
像信号と文字図形表示の画像信号とを同期化する必要が
ある。この同期化において、通常テレビジョンの映像信
号は、放送局で信号源を切換えた場合には、同期信号に
位相のずれが生じ、これによって同期をとる文字図形の
画像表示に乱れが生じるだけでなくメモリに供給される
信号が途絶えるためメモリに記録されている文字図形情
報が破壊される恐れもある。
この問題点を解決するための先行技術として例えば特開
昭５１−３４６２１号公報に示された発明がある。これ
に示される先行技術は、テレビジョンの映像信号の水平
同期信号に位相ずれが生じた場合、その水平期間では所
定数のクロックカウントを行なった後、クロックカウン
トを中止し、次にくる水平同期信号よりクロックカウン
トを再開するというものである。
昭５１−３４６２１号公報に示された発明がある。これ
に示される先行技術は、テレビジョンの映像信号の水平
同期信号に位相ずれが生じた場合、その水平期間では所
定数のクロックカウントを行なった後、クロックカウン
トを中止し、次にくる水平同期信号よりクロックカウン
トを再開するというものである。
しかし上記従来技術では、水平同期信号の位相にずれが
生じて、所定クロック数のカウントをした後のクロック
カウントの中止期間が最大１水平期間となり、この中止
期間には、表示メモリへの表示データの書込みや読出し
といったアクセスができなくなるという欠点があった。
通常表示メモリへの表示データの書込みはマイクロプロ
セッサ（ＭＰＵと略す。）による制御処理によって行な
われるが、この中止期間には、ＭＰＵによる表示メモリ
のアクセスを禁止しなければならなくなり、ＭＰＵの処
理効率が低下する。特にシステムの合理化のために表示
メモリを表示データの記録機能だけでなくシステムのワ
ークメモリや、バッファメモリなど他のメモリと共用す
る場合においてはこの影響が大きく現われることにな
る。
生じて、所定クロック数のカウントをした後のクロック
カウントの中止期間が最大１水平期間となり、この中止
期間には、表示メモリへの表示データの書込みや読出し
といったアクセスができなくなるという欠点があった。
通常表示メモリへの表示データの書込みはマイクロプロ
セッサ（ＭＰＵと略す。）による制御処理によって行な
われるが、この中止期間には、ＭＰＵによる表示メモリ
のアクセスを禁止しなければならなくなり、ＭＰＵの処
理効率が低下する。特にシステムの合理化のために表示
メモリを表示データの記録機能だけでなくシステムのワ
ークメモリや、バッファメモリなど他のメモリと共用す
る場合においてはこの影響が大きく現われることにな
る。
またＭＰＵの動作クロックを表示回路のカウント出力信
号と共用し、表示読出しサイクルのあき期間を使って表
示メモリのＭＰＵアクセスを行なういわゆるサイクルス
チール表示読出しを行なう場合には、表示回路のクロッ
クカウントの中止期間にＭＰＵクロックが止まってしま
うためＭＰＵの処理が最大１水平期間停止してしまうと
いう欠点やＭＰＵクロックの突然の停止によってＭＰＵ
が暴走するという欠点がある。
号と共用し、表示読出しサイクルのあき期間を使って表
示メモリのＭＰＵアクセスを行なういわゆるサイクルス
チール表示読出しを行なう場合には、表示回路のクロッ
クカウントの中止期間にＭＰＵクロックが止まってしま
うためＭＰＵの処理が最大１水平期間停止してしまうと
いう欠点やＭＰＵクロックの突然の停止によってＭＰＵ
が暴走するという欠点がある。
本発明の目的は上記した従来技術の欠点をなくし、外部
からの同期信号に同期して文字図形表示を行なう表示回
路において、外部からの同期信号に位相ずれが生じて
も、ＭＰＵの処理効率の低下や、ＭＰＵ処理の中断がな
いように短期間に再同期化し、表示メモリのデータ破壊
をなくすことができる文字図形表示回路を提供すること
にある。
からの同期信号に同期して文字図形表示を行なう表示回
路において、外部からの同期信号に位相ずれが生じて
も、ＭＰＵの処理効率の低下や、ＭＰＵ処理の中断がな
いように短期間に再同期化し、表示メモリのデータ破壊
をなくすことができる文字図形表示回路を提供すること
にある。
上記目的を達成するために本発明では、表示メモリの表
示読出しを行なう表示アドレス発生回路において、表示
メモリよりデータを読出して、表示画面上に画像を表示
する表示サイクル周期をカウントし、そのカウント出力
より表示メモリに供給する制御信号を生成する第１の表
示サイクルカウント回路と、そのカウント出力より水平
および垂直の表示アドレスを発生する第２の表示サイク
ルカウント回路と、上記第１および第２の表示サイクル
カウント回路のカウント出力信号の位相を比較し一致検
出を行い検出信号を第１の表示サイクルカウント回路の
リセット端子に供給する位相一致検出回路とを設けた。
示読出しを行なう表示アドレス発生回路において、表示
メモリよりデータを読出して、表示画面上に画像を表示
する表示サイクル周期をカウントし、そのカウント出力
より表示メモリに供給する制御信号を生成する第１の表
示サイクルカウント回路と、そのカウント出力より水平
および垂直の表示アドレスを発生する第２の表示サイク
ルカウント回路と、上記第１および第２の表示サイクル
カウント回路のカウント出力信号の位相を比較し一致検
出を行い検出信号を第１の表示サイクルカウント回路の
リセット端子に供給する位相一致検出回路とを設けた。
第２の表示カウント回路には、外部同期によって生じる
リセット信号が入力される。
リセット信号が入力される。
上記第１の表示カウント回路には、表示サイクルのカウ
ントを終了した後、位相一致検出回路において位相の不
一致が連続するまでリセット信号が入力し続けられる。
ントを終了した後、位相一致検出回路において位相の不
一致が連続するまでリセット信号が入力し続けられる。
したがって第１の表示サイクルカウント回路は、外部よ
り入力される同期信号の位相変動に対して、１つの表示
サイクルが終了するまで影響を受けることがないので、
このカウント出力によって生成される表示メモリへの制
御信号も、突然乱れることがなく、表示メモリに記憶さ
れるデータが書き換ることがない。また表示メモリに供
給される制御信号が途絶える期間は最大１つの表示読出
しサイクル期間だけなので、ＭＰＵによる表示メモリの
アクセス禁止期間も短かくなる。さらにＭＰＵクロック
をこのカンウト出力を利用する場合でも、ＭＰＵクロッ
クの停止期間も短かくなり、突然のＭＰＵクロックの停
止によるＭＰＵの暴走もない。
り入力される同期信号の位相変動に対して、１つの表示
サイクルが終了するまで影響を受けることがないので、
このカウント出力によって生成される表示メモリへの制
御信号も、突然乱れることがなく、表示メモリに記憶さ
れるデータが書き換ることがない。また表示メモリに供
給される制御信号が途絶える期間は最大１つの表示読出
しサイクル期間だけなので、ＭＰＵによる表示メモリの
アクセス禁止期間も短かくなる。さらにＭＰＵクロック
をこのカンウト出力を利用する場合でも、ＭＰＵクロッ
クの停止期間も短かくなり、突然のＭＰＵクロックの停
止によるＭＰＵの暴走もない。
以下、本発明の一実施例を第２図および第１図を用いて
詳細に説明する。第２図において、１はクロック発生回
路、２は外部同期回路、３はマイクロプロセッサ、４は
表示信号発生回路、５はアドレス切換回路、６は表示メ
モリ制御信号合成回路、７はアドレスデコーダ回路、８
は表示メモリである。また第１図は第２図の表示信号発
生回路４の詳細回路を示す図であり、４１および４２は
表示サイクルカウント回路、４３および４４は水平およ
び垂直カウント回路、４５は表示メモリ制御信号発生回
路、４６は一致検出回路、４７および４８は水平および
垂直アドレス発生回路、４９および５０はオア回路であ
る。
詳細に説明する。第２図において、１はクロック発生回
路、２は外部同期回路、３はマイクロプロセッサ、４は
表示信号発生回路、５はアドレス切換回路、６は表示メ
モリ制御信号合成回路、７はアドレスデコーダ回路、８
は表示メモリである。また第１図は第２図の表示信号発
生回路４の詳細回路を示す図であり、４１および４２は
表示サイクルカウント回路、４３および４４は水平およ
び垂直カウント回路、４５は表示メモリ制御信号発生回
路、４６は一致検出回路、４７および４８は水平および
垂直アドレス発生回路、４９および５０はオア回路であ
る。
第２図において、クロック発生回路１は表示信号発生回
路４に供給するクロック信号１０を発生する回路であ
る。外部同期回路２は外部より入力される水平および垂
直の同期信号より、フレーム同期信号２０を発生する回
路であり、発生させたフレーム同期信号２０をクロック
発生回路１および表示信号発生回路４へ供給して、クロ
ック信号１０と、表示信号発生回路４においてカウント
される表示信号との同期位相を合わせる。
路４に供給するクロック信号１０を発生する回路であ
る。外部同期回路２は外部より入力される水平および垂
直の同期信号より、フレーム同期信号２０を発生する回
路であり、発生させたフレーム同期信号２０をクロック
発生回路１および表示信号発生回路４へ供給して、クロ
ック信号１０と、表示信号発生回路４においてカウント
される表示信号との同期位相を合わせる。
表示信号発生回路４は後述するように第１図に示す回路
構成よりなり、表示アドレス信号４０ａ，表示メモリ制
御信号４０ｂ，ＭＰＵクロック信号４０ｃ，ＭＰＵ／表
示アドレス切換信号４０ｄ，を出力する。アドレス切換
回路５は、表示アドレス信号４０ａおよびＭＰＵアドレ
ス信号３０ａを表示アドレス切換信号４０ｄによって切
換えて、表示メモリ８に供給する。制御信号合成回路６
は表示信号発生回路４より出力される表示メモリ制御信
号４０ｂおよびＭＰＵ３からのＭＰＵ制御信号３０ｃ
を、アドレス切換信号４０ｄおよびアドレスデコーダ７
の出力信号である表示メモリ選択信号７０の状態により
切換えて出力し、表示メモリ８の制御信号入力端子に供
給する。表示メモリ８は、第３図に示すように横方向２
５６ドット、縦方向２０４ラインの表示画面の画像デー
タを記録するものであり、ＭＰＵ３によってデータバス
３０ｂを介して、ＭＰＵアドレスバス３０ａが表示メモ
リに供給されている期間に指定したアドレスに画像デー
タが書込まれる。
構成よりなり、表示アドレス信号４０ａ，表示メモリ制
御信号４０ｂ，ＭＰＵクロック信号４０ｃ，ＭＰＵ／表
示アドレス切換信号４０ｄ，を出力する。アドレス切換
回路５は、表示アドレス信号４０ａおよびＭＰＵアドレ
ス信号３０ａを表示アドレス切換信号４０ｄによって切
換えて、表示メモリ８に供給する。制御信号合成回路６
は表示信号発生回路４より出力される表示メモリ制御信
号４０ｂおよびＭＰＵ３からのＭＰＵ制御信号３０ｃ
を、アドレス切換信号４０ｄおよびアドレスデコーダ７
の出力信号である表示メモリ選択信号７０の状態により
切換えて出力し、表示メモリ８の制御信号入力端子に供
給する。表示メモリ８は、第３図に示すように横方向２
５６ドット、縦方向２０４ラインの表示画面の画像デー
タを記録するものであり、ＭＰＵ３によってデータバス
３０ｂを介して、ＭＰＵアドレスバス３０ａが表示メモ
リに供給されている期間に指定したアドレスに画像デー
タが書込まれる。
第１図は表示信号発生回路４の内部構成を示す図であり
本発明の特徴を最もよく表わす図である。第１図におい
て、クロック発生回路１からのクロック信号１０は、表
示サイクルカウンタ回路４１および４２に供給され、そ
れぞれ表示メモリ８の１アドレス分のデータ読出し周期
である表示サイクルカウント信号４１ａ，４２ａを出力
する。水平カウンタ回路４３は表示サイクルカウンタ回
路４２から出力されるカウント周期信号４２ｂをカウン
トし水平アドレス発生回路４７にカウント出力信号を供
給する。またこの水平カウンタ回路４３は、水平アドレ
ス発生回路４７から出力される水平リセット信号４７ａ
によりオア回路４９を介して１水平走査周期ごとにリセ
ットされる。垂直カウンタ回路４４は水平アドレス発生
回路４７より出力される水平リセット信号４７ａをカウ
ントし、垂直アドレス発生回路４８にカウント出力信号
を供給する。またこの垂直カウンタ回路４８は、垂直ア
ドレス発生回路４８から出力される垂直リセット信号４
８ａによりオア回路５０を介して１垂直走査期間ごとに
リセットされる。水平アドレス発生回路４７および垂直
アドレス発生回路４８は水平走査周期のリセット信号４
７ａや垂直走査周期のリセット信号４８ａを発生すると
同時に、水平表示アドレス信号４７ｂおよび垂直表示ア
ドレス信号４８ｂを発生し、これらのアドレス信号を合
成して表示アドレス４０ａを出力する。
本発明の特徴を最もよく表わす図である。第１図におい
て、クロック発生回路１からのクロック信号１０は、表
示サイクルカウンタ回路４１および４２に供給され、そ
れぞれ表示メモリ８の１アドレス分のデータ読出し周期
である表示サイクルカウント信号４１ａ，４２ａを出力
する。水平カウンタ回路４３は表示サイクルカウンタ回
路４２から出力されるカウント周期信号４２ｂをカウン
トし水平アドレス発生回路４７にカウント出力信号を供
給する。またこの水平カウンタ回路４３は、水平アドレ
ス発生回路４７から出力される水平リセット信号４７ａ
によりオア回路４９を介して１水平走査周期ごとにリセ
ットされる。垂直カウンタ回路４４は水平アドレス発生
回路４７より出力される水平リセット信号４７ａをカウ
ントし、垂直アドレス発生回路４８にカウント出力信号
を供給する。またこの垂直カウンタ回路４８は、垂直ア
ドレス発生回路４８から出力される垂直リセット信号４
８ａによりオア回路５０を介して１垂直走査期間ごとに
リセットされる。水平アドレス発生回路４７および垂直
アドレス発生回路４８は水平走査周期のリセット信号４
７ａや垂直走査周期のリセット信号４８ａを発生すると
同時に、水平表示アドレス信号４７ｂおよび垂直表示ア
ドレス信号４８ｂを発生し、これらのアドレス信号を合
成して表示アドレス４０ａを出力する。
外部同期回路２からの外部同期信号２０はオア回路４９
および５０を介して水平カウンタ４３および垂直カウン
タ４４に入力されるので、一方のオア回路の入力である
水平、垂直のリセット信号４７ａ，４８ａの入力が生じ
なくても、表示サイクルカウンタ回路４２、水平カウン
タ回路４３および垂直カウンタ回路４４のリセット入力
端子へ供給されることになり、それぞれのカウンタ４
２，４３，４４のカウント出力が初期状態にリセットさ
れる。一方もう一つの表示サイクルカウンタ回路４１は
外部同期信号による強制リセットがなされないので、他
のカウンタ回路とは異なりクロック信号１０のカウント
を続ける。
および５０を介して水平カウンタ４３および垂直カウン
タ４４に入力されるので、一方のオア回路の入力である
水平、垂直のリセット信号４７ａ，４８ａの入力が生じ
なくても、表示サイクルカウンタ回路４２、水平カウン
タ回路４３および垂直カウンタ回路４４のリセット入力
端子へ供給されることになり、それぞれのカウンタ４
２，４３，４４のカウント出力が初期状態にリセットさ
れる。一方もう一つの表示サイクルカウンタ回路４１は
外部同期信号による強制リセットがなされないので、他
のカウンタ回路とは異なりクロック信号１０のカウント
を続ける。
一致検出回路４６は表示サイクルカウント回路４１，４
２から出力される表示サイクル周期信号４１ｂ，４２ｂ
の位相が一致するかどうかを検出し、表示サイクルカウ
ント回路４１のカウントリセット信号４６ａを供給する
回路である。第４図は一致検出回路４６の具体的回路例
を示す図であり、４６１，４６２，４６３はフリップフ
ロップ回路である。フリップフロップ回路４６１は、第
１図に示す表示サイクルカウンタ回路４１から出力され
る表示サイクル周期信号４１ｂによってセットされ、表
示サイクルカウンタ回路４２から出力される表示サイク
ル周期信号４２ｂをフリップフロップ回路４６２，４６
３によって１クロック遅延した信号によってリセットさ
れる。したがって表示サイクルカウンタ回路４１に供給
するリセット信号４６ａは、表示サイクル周期信号４１
ｂ，４２ｂの位相がまったく一致している場合は、表示
サイクル周期ごとに表示サイクルカウント回路４１をリ
セットするが、外部同期が生じて位相が一致しなくなっ
た場合には、表示サイクルカウント回路４１は表示サイ
クルカウント回路４２の表示サイクルが終了するまで、
次の表示サイクルのカウントをしないようにリセット状
態を続ける。
２から出力される表示サイクル周期信号４１ｂ，４２ｂ
の位相が一致するかどうかを検出し、表示サイクルカウ
ント回路４１のカウントリセット信号４６ａを供給する
回路である。第４図は一致検出回路４６の具体的回路例
を示す図であり、４６１，４６２，４６３はフリップフ
ロップ回路である。フリップフロップ回路４６１は、第
１図に示す表示サイクルカウンタ回路４１から出力され
る表示サイクル周期信号４１ｂによってセットされ、表
示サイクルカウンタ回路４２から出力される表示サイク
ル周期信号４２ｂをフリップフロップ回路４６２，４６
３によって１クロック遅延した信号によってリセットさ
れる。したがって表示サイクルカウンタ回路４１に供給
するリセット信号４６ａは、表示サイクル周期信号４１
ｂ，４２ｂの位相がまったく一致している場合は、表示
サイクル周期ごとに表示サイクルカウント回路４１をリ
セットするが、外部同期が生じて位相が一致しなくなっ
た場合には、表示サイクルカウント回路４１は表示サイ
クルカウント回路４２の表示サイクルが終了するまで、
次の表示サイクルのカウントをしないようにリセット状
態を続ける。
第５図は外部同期入力が生じる場合にクロック信号、表
示サイクルカウンタ回路４１および４２のカウント出力
信号、外部同期信号、カウンタリセット信号のタイミン
グ関係を示した図である。第５図において、時刻ｔ1ま
では表示サイクルカウンタ回路４１と４２の出力信号の
位相はすべて同期している。時刻ｔ0において、表示サ
イクルカウンタ回路４２は表示アドレス発生回路４７か
らの水平リセット信号４７ａにより、オア回路４９を介
してリセットがかけられ、カウント出力４２ａはすべて
ゼロとなる。一方、表示サイクルカウンタ回路４１は、
一致検出回路４６から出力されるリセット信号４６ａに
より表示サイクルカウンタ回路４２と同じタイミングで
リセットがかけられ、カウント出力４１ａはすべてゼロ
となる。時刻ｔ1において、外部同期信号２０が入力さ
れると、オア回路４９，５０を介して水平，垂直カウン
タ回路４３，４４がリセットされそれと同時に表示サイ
クルカウンタ回路４２もリセットされ、カウント出力４
２ａはすべてゼロとなる。一方の表示サイクルカウント
回路４１の方は、ｔ1の時刻ではリセットされず、カウ
ント出力信号４１ａはカウントを続行する。時刻ｔ2に
おいて表示サイクルカウント回路４１は表示サイクル周
期のカウントを終了しカウント出力信号４１ａはすべて
ゼロとなる。この時、一致検出回路４６からのリセット
信号４６ａは、表示サイクルカウント回路４２の表示サ
イクル周期のカウントを終了する時刻ｔ3まで、表示サ
イクルカウント回路４１がカウントを行なわないように
リセットし続けるように動作する。時刻ｔ3以後は次の
外部同期入力が生じるまで、双方のカウント回路のカウ
ント出力信号４１ａ，４２ａは一致したままとなる。
示サイクルカウンタ回路４１および４２のカウント出力
信号、外部同期信号、カウンタリセット信号のタイミン
グ関係を示した図である。第５図において、時刻ｔ1ま
では表示サイクルカウンタ回路４１と４２の出力信号の
位相はすべて同期している。時刻ｔ0において、表示サ
イクルカウンタ回路４２は表示アドレス発生回路４７か
らの水平リセット信号４７ａにより、オア回路４９を介
してリセットがかけられ、カウント出力４２ａはすべて
ゼロとなる。一方、表示サイクルカウンタ回路４１は、
一致検出回路４６から出力されるリセット信号４６ａに
より表示サイクルカウンタ回路４２と同じタイミングで
リセットがかけられ、カウント出力４１ａはすべてゼロ
となる。時刻ｔ1において、外部同期信号２０が入力さ
れると、オア回路４９，５０を介して水平，垂直カウン
タ回路４３，４４がリセットされそれと同時に表示サイ
クルカウンタ回路４２もリセットされ、カウント出力４
２ａはすべてゼロとなる。一方の表示サイクルカウント
回路４１の方は、ｔ1の時刻ではリセットされず、カウ
ント出力信号４１ａはカウントを続行する。時刻ｔ2に
おいて表示サイクルカウント回路４１は表示サイクル周
期のカウントを終了しカウント出力信号４１ａはすべて
ゼロとなる。この時、一致検出回路４６からのリセット
信号４６ａは、表示サイクルカウント回路４２の表示サ
イクル周期のカウントを終了する時刻ｔ3まで、表示サ
イクルカウント回路４１がカウントを行なわないように
リセットし続けるように動作する。時刻ｔ3以後は次の
外部同期入力が生じるまで、双方のカウント回路のカウ
ント出力信号４１ａ，４２ａは一致したままとなる。
第１図における制御信号発生回路４５は表示サイクルカ
ウンタ回路４１のカウント出力より、表示メモリ８へ供
給すべく制御信号（例えば、▲▼，▲▼，
▲▼，▲▼，などダイナミックＲＡＭに供給す
る信号）４０ｂの他、ＭＰＵ３へ供給するＭＰＵクロッ
ク信号４０ｃ、表示メモリ８へのアクセスを表示読出し
期間とＭＰＵ期間とで切換えるアドレス切換４０ｄを発
生し、出力する回路である。この回路からの出力信号
は、外部同期入力が突然生じても、表示サイクルカウン
タ回路４１のカウント出力４１ａは表示サイクルが終了
するまで継続して出力されるので、表示サイクルの途中
で波形が乱れたり、止まったりすることがない。このた
め表示メモリ８に記録されているデータが書き換わった
り、ＭＰＵクロックの停止によるＭＰＵの暴走といった
ことがなくなる。
ウンタ回路４１のカウント出力より、表示メモリ８へ供
給すべく制御信号（例えば、▲▼，▲▼，
▲▼，▲▼，などダイナミックＲＡＭに供給す
る信号）４０ｂの他、ＭＰＵ３へ供給するＭＰＵクロッ
ク信号４０ｃ、表示メモリ８へのアクセスを表示読出し
期間とＭＰＵ期間とで切換えるアドレス切換４０ｄを発
生し、出力する回路である。この回路からの出力信号
は、外部同期入力が突然生じても、表示サイクルカウン
タ回路４１のカウント出力４１ａは表示サイクルが終了
するまで継続して出力されるので、表示サイクルの途中
で波形が乱れたり、止まったりすることがない。このた
め表示メモリ８に記録されているデータが書き換わった
り、ＭＰＵクロックの停止によるＭＰＵの暴走といった
ことがなくなる。
以上説明したように本実施例によれば、外部の映像信号
の同期信号によって内部の文字図形表示の同期をとろう
とする場合に、突然外部の同期信号に位相の乱れが生じ
ても、表示メモリやＭＰＵに供給する制御信号が突然乱
れることがなく、必ず一表示サイクル期間は出力を継続
し、また最大一表示サイクル期間内の中断だけで出力を
再開する。このためＭＰＵの処理効率の低下はほとんど
ないことになる。
の同期信号によって内部の文字図形表示の同期をとろう
とする場合に、突然外部の同期信号に位相の乱れが生じ
ても、表示メモリやＭＰＵに供給する制御信号が突然乱
れることがなく、必ず一表示サイクル期間は出力を継続
し、また最大一表示サイクル期間内の中断だけで出力を
再開する。このためＭＰＵの処理効率の低下はほとんど
ないことになる。
本発明によれば、外部より入力する同期信号の位相が乱
れても、この同期位相の乱れに対して、文字図形表示の
同期も瞬間的に対応し、表示メモリに記憶されている表
示データが書き換わることがなく、またＭＰＵの処理効
率の低下を防止することができるといった効果がある。
れても、この同期位相の乱れに対して、文字図形表示の
同期も瞬間的に対応し、表示メモリに記憶されている表
示データが書き換わることがなく、またＭＰＵの処理効
率の低下を防止することができるといった効果がある。
第１図および第２図は本発明の一実施例を示すブロック
図、第３図は表示メモリ８の画面表示の例を示す模式
図、第４図は一致検出回路４６の具体的回路図、第５図
は第１図に示す信号のタイミング図である。 １……クロック発生回路，２……外部同期回路，３……
マイクロプロセッサ、４……表示信号発生回路，５……
アドレス切換回路，６……制御信号合成回路，７……ア
ドレスデコーダ回路，８……表示メモリ，４１，４２，
４３，４４……カウンタ回路，４５……制御信号発生回
路，４６……一致検出回路，４７，４８……アドレス発
生回路，４９，５０……オア回路。
図、第３図は表示メモリ８の画面表示の例を示す模式
図、第４図は一致検出回路４６の具体的回路図、第５図
は第１図に示す信号のタイミング図である。 １……クロック発生回路，２……外部同期回路，３……
マイクロプロセッサ、４……表示信号発生回路，５……
アドレス切換回路，６……制御信号合成回路，７……ア
ドレスデコーダ回路，８……表示メモリ，４１，４２，
４３，４４……カウンタ回路，４５……制御信号発生回
路，４６……一致検出回路，４７，４８……アドレス発
生回路，４９，５０……オア回路。
Claims (1)
- 【請求項１】文字や図形よりなる画像情報を記憶するメ
モリと該メモリに記憶された画像情報を表示走査周期信
号に同期して読出す表示信号発生回路と、該表示信号発
生回路より出力される表示信号を外部からの同期信号に
より同期させる外部同期回路と、上記外部同期信号によ
って同期化された表示信号によって上記メモリから読出
された画像情報信号を映像信号に変換する映像変換回路
より成る文字図形表示回路において、上記表示信号発生
回路に、メモリへのデータ書込み、読出しを制御するメ
モリ制御信号を生成するための表示サイクル周期信号を
カウント出力する第１の信号計数出力手段と、メモリか
らデータを読出す表示アドレス信号を生成するための表
示サイクル周期信号をカウント出力する第２の信号計数
出力手段と、上記第１および第２の信号計数出力手段か
らの出力信号の位相を比較して一致検出を行い検出信号
を前記第１の信号計数手段のリセット端子に供給する位
相一致検出手段とを設け、上記した外部同期回路からの
外部同期信号により、上記第２の信号計数出力手段をリ
セットさせ、上記第１の信号計数出力手段は上記位相一
致検出手段が位相の一致を検出するまで次の周期の計数
を中断することを特徴とする文字図形表示回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007917A JPH0638644B2 (ja) | 1986-01-20 | 1986-01-20 | 文字図形表示回路 |
| US07/004,556 US4748504A (en) | 1986-01-20 | 1987-01-20 | Video memory control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007917A JPH0638644B2 (ja) | 1986-01-20 | 1986-01-20 | 文字図形表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166659A JPS62166659A (ja) | 1987-07-23 |
| JPH0638644B2 true JPH0638644B2 (ja) | 1994-05-18 |
Family
ID=11678882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007917A Expired - Lifetime JPH0638644B2 (ja) | 1986-01-20 | 1986-01-20 | 文字図形表示回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4748504A (ja) |
| JP (1) | JPH0638644B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891631A (en) * | 1988-01-11 | 1990-01-02 | Eastman Kodak Company | Graphics display system |
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| JP2748562B2 (ja) | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | 画像処理装置 |
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| JPH02224576A (ja) * | 1989-02-27 | 1990-09-06 | Mitsubishi Electric Corp | 画面表示装置 |
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| FR2670982A1 (fr) * | 1990-12-21 | 1992-06-26 | Thomson Consumer Electronics | Procede de synchronisation de fonctions de commande avec des signaux video dans un recepteur de television et dispositif de mise en óoeuvre. |
| JPH0546134A (ja) * | 1991-06-07 | 1993-02-26 | Rohm Co Ltd | 映像表示装置 |
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| JP3070333B2 (ja) * | 1993-04-16 | 2000-07-31 | 三菱電機株式会社 | 画像表示装置 |
| KR20090061247A (ko) * | 2007-12-11 | 2009-06-16 | 삼성전자주식회사 | 디지털 방송 수신 장치의 ｏｓｄ 인터페이스 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218710A (en) * | 1978-05-15 | 1980-08-19 | Nippon Electric Company, Ltd. | Digital video effect system comprising only one memory of a conventional capacity |
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| US4626837A (en) * | 1983-11-17 | 1986-12-02 | Wyse Technology | Display interface apparatus |
-
1986
- 1986-01-20 JP JP61007917A patent/JPH0638644B2/ja not_active Expired - Lifetime
-
1987
- 1987-01-20 US US07/004,556 patent/US4748504A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62166659A (ja) | 1987-07-23 |
| US4748504A (en) | 1988-05-31 |
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