JPS6285468A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は省面積を可能とする浮遊ゲート型不揮発性半導
体記憶装置に関する。

［従来の技術］ 従来の浮遊ゲートを有づるトランジスタを用いた不揮発
性半導体記憶装置では、浮遊ゲート、制御ゲートの用法
的要素が集積度を規４１１する要因の一つになる。そし
て、この各ゲート間の容量を確保Ｊるには所定の対向面
積が必要となるが、現実にはこれらのゲートは、はぼ平
面的な配列で形成されている。このため半導体基板」−
に於いて、ビット情報を記憶するメモリセルの集約度は
限界があり、これらメモリセルの占める面積が大ぎく高
集積化に難点があった。

そこで、本発明は上述したように、寸法が規ＩＪされる
浮遊ゲート、制御ゲートのそれぞれの一部を縦方向に延
ばすことで容量を確保し、集積度が高められた素子を有
する不揮発性半導体記憶装置を提供することを目的とす
る。

［問題点を解決するための手段］ 本発明の不揮発性半導体記憶装Ｍ（，１、半導体ｈ（板
表面に互いに隔離して設置Ｊられたソースａ３よびドレ
インと、該ソースおにびドレインの間（：形成されたチ
ャンネル領域と、該ブヤンネル領域をぞの上方で絶縁膜
を介して覆う浮遊ゲートと、該浮遊ゲートの上方で絶縁
膜を介して覆うｌｌｌ１ｌＩＩＩＩゲーｉ−とを備えた
不揮発性３１４導体記憶装置においで、前記浮遊ゲート
および前記制御ゲート番ま各々前記チャンネル領域の１
一方を覆うチャンネル対向部と該それぞれのチャンネル
対向部と一体的に形成され、該チャンネル領域の少なく
とｂ一方の側で該制御ゲートと該浮遊ゲート間の容量を
増加−りるように該基板の深部方向に伸びた容量増大部
を有していることを特徴どするものである。

即ち、本発明の不揮発性半導体記憶′４装置の各メモリ
セルを構成する配憶索子の浮遊ゲ−１・、制御ゲートが
半導体基板の厚さ方向、ＩＩｊ！言すれば縦方向に容量
増大部が配設されている。このため表面における各記憶
素子の締める面積が小さくなり、集積密度が高くなる。

−３一 本発明の不揮発性半導体配憶装置の母材となる半導体基
板はＰ型、Ｎ型のいずれでもよい。この半導体基板の右
Ｊる多数キャリアと間挿のヤヤリアを有する導電型を本
発明では第１導電型と定義づる。

この半導体基板の表面に間隔をへだでてソースおよびド
レインとなる第２導電型の不純物領域が形成される。こ
こで第２導電型とは第１導電型と異種のキャリアを有す
る導電型のことである。例えば、第１導電型がＰ型の場
合に第２導電望はＮ型となる。

なお、第１導電型の半導体基板の上に、第１導電型のウ
ェル、第２導電型のウェルの一方又は両方を形成したも
のを使用してもよい。このばあいにはソースおよびドレ
インはウェルの表面にウェルの有するキャリヤと異種の
キャリヤを有する導電型の不純物領域として形成する必
要がある。

ソースおよびドレインの間隔、大きさ等は通常の記憶素
子として使用される程度のものでよい。

ソースおよびドレインを構成する不純物の間にある基板
表面の部分、又はつＴルを形成した場合はこのウェルの
表面部分がチャンネル部浮 遊ゲートおにび制御＋ゲートはこのチャンネルの上方お
よびすクイ丁りとｂ一方の側方（基板に対して深さく縦
）方向）に設置Ｊられた絶縁物１内に形成されている。

なお、本発明ではチャンネルの上方のゲート部分をチャ
ンネル対向部、チャンネルの側方のゲート部分を容量増
大部と称している。

チャンネル対向部がチャンネル部空乏層等の静電的影響
を主どして与える部分である。容量増大部は主として浮
遊ゲートとＬｌｌ　ＩＩＩゲートの容量を規定する。チ
ャンネル対向部はチャンネルの上方に厚さｔの絶縁膜（
例えば酸化物膜）を隔てて形成された制御ゲートのチャ
ンネル対向部とさらにその上方に同じく厚さ１の絶縁膜
を隔てて形成された制御ゲート対向部として形成されて
いる。

この厚さｔの寸法ににって、装置が電気的に消去可能な
ＦＥＲＯＭとしたり、紫外線によって消去できるＥＰＲ
ＯＭとしたりすることができる。

つまり、厚さｔが５０〜２００人の時に、素子はＥＦＲ
ＯＭとして作動し、厚さｔが５００〜１０００人の時に
、素子はＥＰＲＯＭとして作動する。

容量増大部はチャンネルの側方に厚さ０．５μｍ以上の
厚い絶縁膜を隔てて形成されている。この容量増大部を
囲む絶縁膜と接するチャンネル部にはチャンネルス１〜
ツバが形成される。この容量増大部はチャンネルの両側
に形成することもできる。容量増大部の形状及びその配
設場所（チャンネルの側方の一方に形成するか、両側に
形成するか）は必要とする浮遊ゲート、制御ゲートの容
量により任意に定めることができる。

制御ゲートは各記憶素子の配列との関係で２個以上の浮
遊ゲートと容量結合した共通制御ゲートとすることもで
きる。

各記憶素子を他の記憶素子から隔離するため１個の配憶
素子を構成するソース、ドレインおよびチャンネルはこ
れらソースおよびトレインを構成する不純物領域の電導
型と異なった電導型の不純物を拡散したチャンネルスト
ッパで隔離する必要がある。

−〇　　− 本発明装置（１次のような方法で形成、きれる。通常、
この第１導電型の半導体ｌｌ板に形成された第２導電型
のウェル内に第１導電型のソース領域、第１導電型のド
レイン領域、第２導電型のチャンネル領域が形成される
。本発明の特色とする容帛増大部の形成には、まずこの
第２Ｓ′＃ｉ型のつＪル内に、他の、トランジスタ部マ
スクエ稈、拡散層形成マスク工程、］］ンタクｌ−窓マ
スク工程の各工程に先がけて、所定の容品を形成覆る為
の開孔又は溝が深部方向に形成される。この間孔又【よ
満は、−個のトランジスタに使用される各ゲー１−に寄
与するだ（）でなく、複数の１ヘランジスタの各ゲート
に寄与するにうに、基板表面からみＩこ時に平面的に広
がる帯状の形成が望ましい。又、この開孔又は溝の深さ
は、必要と４６容量に応じて設計できる。なお、この深
さｔよ、開孔又は高全般にわたって一様の深さでなくて
もよく、各対応する１〜ランジスタの各ゲー１−に応じ
て、場所毎に違ってもよい。

この開孔又は渦が形成された後は、従来のトランジスタ
マスク工程、拡散層マスク工程、］］ンタク１一部マス
クＴ程を順次行なって、本発明装置を製）？ｉ４る事が
できる。

［作用］ 本発明の不揮発性半導体記憶装置では、ソース、ドレイ
ン間の導電の状態をかえる、所謂「書き込み」は、通常
のＥＰＲＯＭに於＋−Ｊる作動と同様である。つまり、
古き込みは、例えば、トレイン、浮遊ゲートに隣接Ｊる
制御ゲートに正の電圧を印加し、深部方向に容置増人部
を持つこの浮遊ゲートを充電するとよい。この浮遊ゲー
トはその全周囲を絶縁物膜で囲まれているため、浮遊ゲ
ート中のキャリアは逃げ出すことな（浮遊ゲートに保持
される。

［実施例］ 以下、本発明を具体的な実施例に基づいて詳しく説明づ
る。

本発明の不揮発性半導体記憶装置は、その要部に於ける
ドレイン、ソース、コントロールゲート等の位置関係を
第１図、第２図で示す。このうち、第１図は平面的位置
関係を示で平面図Ｃあり、第２図は同図に於ＧＪるΔ−
Ａ矢視方向からみた断面図である。

この装置は、Ｎ型の半導体基板１０と、この基板１０の
表面に設けられたＰウェルに互いに隔離して設けられた
Ｎ型のソース２０、おにびＮ型ドレイン３０と、該ソー
ス２０およびドレイン３０の間に形成されたチャンネル
領域（図示せず）と、該チャンネル領域と上方で絶縁膜
を介して覆う浮遊ゲート５０と、該浮遊ゲー１−５０の
上方で絶縁膜を介して覆う制御ゲート６０とで構成され
ており、この浮遊ゲー］・５０および上記制御ゲ−１−
６０は各々上記チャンネル領域の上方を覆うチャンネル
対向部と該それぞれのチャンネル対向部と一体的に形成
され、該チャンネル領域の深部方向に板状に伸びた容量
増入部５３．６３とチＶンネルストッパー７０とで構成
されている。

本実施例の不揮発性半導体記憶装置は以上のＪ：うに構
成されている。

この不揮発性半導体配憶装置は、従来用いられている公
知技術により￥Ｊ造できるため、子の製造工程の詳細な
説明は省略するが、第３図乃至第８図、で示される■稈
を順次行なうことで製造できる。即ち、この不揮発性半
導体記憶装置は、表面に窒化シリコン膜１５、熱酸化膜
１６が形成された半導体基板１０に形成されたＰウェル
１３へ溝部１７を形成する工程、選択酸化膜１６．１９
とチャンネルス１−ツバ−７０を形成する工程、この溝
部１７ヘポリシリコン膜５０を埋める工程、ポリシリコ
ン膜５０を選択エツチングする工程、このポリシリコン
膜５０上に熱酸化膜１８を形成し、この熱酸化膜１８の
上に制御ゲートとなるポリシリコン膜６０を形成する工
程、 このポリシリコン！］！Ｉ　６０をエツチングする工程
、ソース・ドレイン２０．２３．２５．３５を形成する
工程が順次行なわれて形成される。完成した状態は第８
図の断面図に示される。

以上のように形成した装置はＥＰＲＯＭとして使用され
る。その作用は従来装置と同様であり、フローティング
ゲートを充電する事で書き込みが実現できる。

本実施例によれば、基板の深部方向に伸びた容量増大部
をもつ制御ゲート、及び浮遊ゲ＝−１〜を設けたことで
集積度が向ｌ−シた不揮発↑り半導体記憶装置が実現で
きる。又、其通の制御ゲートを設けたことで、これらの
チャンネル領域で構成されるデバイスが同時に書き込み
できる。

［発明の効宋］ 本発明によれば、ソース、ドレイン、浮遊ゲート、制御
ゲー１−を有する素子で構成される不揮発性半導体記憶
装置において、浮遊ゲートと制御ゲートの容量を半導体
基板の深部方向に延びる容量増大部を設けた事で、素子
の集積度が向上できる。

【図面の簡単な説明】

第１図は本発明の具体的な実施例に係る不揮発性半導体
記憶装置の要部を示す斜視図、第２図は第１図のＡ−△
矢視断面図、第３図ないし第９図は第１実施例の不揮発
性半導体記憶装置を製造するときの主要Ｔ程ごとの装置
の曹部を示１断面図であり、第３図は溝部を形成した時
の断面図、第一　　１１　− ４図は選択拡散と熱酸化物膜を形成したときの断面図、
第５図はポリシリコン膜を形成したときの断面図、第６
図はポリシリコン膜を選択エツチングしたときの断面図
、第７図は制御ゲートを形成するポリシリコン膜を形成
した状態を示づ断面図、第８図はこのポリシリコン膜を
選択エツチングした状態を示す断面図である。 １０・・・半導体基板　　　２０・・・ソース３０・・
・ドレイン　　　　４０・・・チャンネル領域５０・・
・浮遊ゲート　　　６０・・・制御ゲート特許出願人　
　　　日本電装株式会社 代即人　　　　　弁Ｊ１−１−　大川　広間　　　　　
　弁理士　丸山明夫 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板表面に互いに隔離して設けられたソー
   スおよびドレインと、該ソースおよびドレインの間に形
   成されたチャンネル領域と、該チャンネル領域をその上
   方で絶縁膜を介して覆う浮遊ゲートと、該浮遊ゲートの
   上方で絶縁膜を介して覆う制御ゲートとを備えた不揮発
   性半導体記憶装置において、 前記浮遊ゲートおよび前記制御ゲートは各々前記チャン
   ネル領域の上方を覆うチャンネル対向部と該それぞれの
   チャンネル対向部と一体的に形成され、該チャンネル領
   域の少なくとも一方の側で該制御ゲートと該浮遊ゲート
   間の容量を増加するように該基板の深部方向に伸びた容
   量増大部を有していることを特徴とする不揮発性半導体
   記憶装置。