JPS6285535A

JPS6285535A - ２値デ−タ直列伝送方式

Info

Publication number: JPS6285535A
Application number: JP60226097A
Authority: JP
Inventors: Nobuya Kobayashi; 小林　伸矢
Original assignee: Japan Aviation Electronics Industry Ltd
Current assignee: Japan Aviation Electronics Industry Ltd
Priority date: 1985-10-11
Filing date: 1985-10-11
Publication date: 1987-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は非同期式の２値データの直列伝送において、
フレーム同期をとりやすくした２値データ直列伝送方式
に関する。

「従来の技術」第７図は従来の非同期式シリアルデータ伝送方式の例を
示す説明図である。

例えば、８ビツトに区切られるＨ、Ｌレベルの信号値を
とる２値データを伝送する場合、非同期式シリアルデー
タ伝送方式では、無信号時ＮＤの伝送路のレベル、例え
ばＨレベルとは異なるしレベルの１ビツトのスタートビ
ットＳＴＢを８つのデータビットＤｏ、Ｄ＋、・・・・
・・、Ｄ？の前に先導させ、その８ビツトデータ及びパ
リティビットＰＲの後にスタートビットＳＴＢのレベル
とは異なるレベル、つまり無信号時ＮＤのレベルと同し
Ｉ（レベルのストップビットＳＰＢを付加したフレーム
構成をとって伝送する。

受信側では、伝送路上の信号を検出し、その信号が無信
号時ＮＤのＨレベルからスタートビットＳＴＢのＬレベ
ルになったのを検出すると、その後ろに続く８ビツトの
データＤｏ＋Ｄ＋＋・・・・・・、Ｄ、及びパリティビ
ットＰＲを取り込む。パリティピノ）ＰＲの後にはＨレ
ベルのストップビットＳＰＢがあり、そのＨレベルに、
そのま＼無信号時ＮＤの１ルベルが続く。次のフレーム
の８ビツトのデータにもＬレベルのスタートピッ）　Ｓ
ＴＢが伝送されてくるので、同し手順で８ビツトのデー
タの取り込みが行われる。

「発明が解決しようとする問題点」第７図に示す方式では各フレームが不連続的に伝送され
る場合には、ＨレベルのストップビットＳＰＢ　と次の
フレームのスタートビットＳＴＢ　との間に無信号期間
ＮＯのＨレベルが挿入され、従ってフレームと次ぎのフ
レームとの間に充分に長い［Ｉレベルの信号期間が保持
される。しかし、データの伝送が連続的に行われた場合
、無信号期間ＮＤは無くなる。従って、Ｈレベルのスト
ップビットＳＰＢの後ろに直ぐ次のフレームのＬレベル
のスタートビットＳＴＢが送られてくる。この場合、第
８図に示すように、１ビツトのＨ−期間■の後に直ぐに
Ｌ−期間■がくることになる。

ところで、データが送られ始める前に、いつも受信側が
伝送路上の信号を検出し、受信処理ができる即応体制に
なっているとは限らない、つまり、受信側の何等かの事
情で伝送路上の信号検出の開始が遅れ、最初のフレーム
のスタートビットＳＴＢ■の検出をすることができない
ことがある。しかも、最初のフレームに続いて次ぎのフ
レームが連続して送られてくる場合、スター）・ビット
ＳＴ［１は１ビツトの長さであり、第８図に示すように
、Ｈ−期間■からｌ、　−ｊｌＪＪ間■に変化する次の
フレームのスタートビットＳＴＢ■を他のデータビット
Ｄ。。

Ｄｒ、・・・・・・、Ｄ？などと区別することはできな
い。

従って、従来のフレーム同期方式では、連続して伝送さ
れてくるフレームの最初のフレームのスタートビットＳ
ＴＢ■でフレーム同期を取り損なうと、それ以降に伝送
されて（る信号のフレーム同期をとることはできない、
このため、シリアルデータの連続性が途切れ、無信号期
間ＮＤが生ずるようになるまでフレーム同期がとれず、
それまでに送られてきたデータは失われてしまうことに
なる。

「問題点を解決するための手段」この発明では、信号が連続的に伝送されてきても、各フ
レームごとにフレーム同期をとることができるようなフ
レーム構成とした。従って、データが連続的に送られて
きている場合でも、モニタを開始した次のフレームから
即座にフレーム同期をとることができ、従って失われる
データを最小限に止められる。

即ち、この発明では、各データビットを２つの時間単位
、つまり第１周期ｔ１及び第２周期ｔ２で構成し、入力
２値データの各フレームの始めに、同一値の３周期より
なるフレーム信号ＦＭＳ　と、これに続き、そのフレー
ム信号ＦＭＳを反転した１周期のスタート信号ＳＴとを
先導させ、その後に２値データを、その各１ビツトごと
に、第１周期ｔ１をそのデータ値（又はそのデータ値を
反転した値）、第２周期ｔｔをそのデータ値を反転した
値（又はそのデータ値）とする２周期データに変換して
送受信する。

「作用」この発明の伝送方式では、各データビットは２つの周ｆ
’Ｊ］ｔ＋、ｔｚで構成され、然も、その２つの周期で
信号レベルを反転させた（３号に変換して伝送する。つ
まり、データ値が１のデータビットは第１、第２周期１
．．１．で例えば（Ｈ，Ｌ）の信号に変換して伝送され
るとすれば、データ値がＯのデータビットは（Ｌ、Ｈ）
の信号に変換して伝送される。従って、連続した２ビア
　）　Ｄｉ、　Ｄｉａｌ　のデータ１．１は第１図に示
すように、４周期のＨｌＬ、Ｈ，Ｌの信号に変換され、
連続した２ビツトＤ　Ｊ−０７＋　１　の１．０の信号
は第２図に示すようにＨ，Ｌ、Ｌ、Ｈの信号に変換され
る。このように、１ビツトの信号を２周期で構成し、そ
の２周期の信号レベルが互いに反転するように構成する
と、連続した３周期の間、信号レベルが同一のレベルに
保持されることはない、従って、２４ｆｉデータの伝送
に当たり、送信側から３周期のＬ　（又はＨ）−レベル
のフレーム信号ＦＭＳをフレームの始めに送ることによ
り、受信側はフレームの始まりを検知することができる
。さらに、送信側からフレームデータの取り込みタイミ
ングを示すフレーム信号ＦＭＳ　とは反転した１周期の
Ｈ（又はＬ）−レベルのスタート信号ＳＴを送ることに
より、受信側はフレームデータの取り込みのタイミング
を知ることができる。

「実施例」第３図はこの発明の２値データ直列伝送方式によるフレ
ーム構成を示す図である。この発明では送信又は受信の
ための信号処理時間の単位を１周期」で表し、この例で
は、１フレームで伝送するデータが８ビツトの場合であ
る。

即ち、この発明では、各フレームの始まりを識別するた
めに３周期の一定レベルのフレーム信号ＦＭＳがフレー
ムを先導する。第３図では３周期のフレーム信号ＦＭＳ
がＬ−レベルに保持されている場合である。

このＬ−レベルのフレーム信号ＦＭＳに続いて、フレー
ム信号ＦＭＳとは反転したＨ−レベルのスタート信号Ｓ
Ｔが１周期続く。

この実施例は３周期のフレーム信号ＦＭＳと１周期のス
タート信号ＳＴの後に、８ビツトのデータビットＤ　ｏ
、　Ｄ　＋、　Ｄ　ｚ、・・・、Ｄｙが伝送され、更に
１ビツトのパリティビットＰＲが付加されている例であ
る。各データビットＤ　ａ、、Ｄ　＋、　Ｄ　ｔ、・・
・、Ｄｔ及びパリティビットＰＲはいずれも第１周期ｔ
１と第２周期【２とで１３号のレベルが反転している。

従って、第１図及び第２図に示したように、フレーム信
号ＦＭＳ期間を除いてＩ（及びＬレベルの信号が３周期
以上続くことはない。

第４図はこの発明による伝送方式における送信側の回路
構成の例を示す図である。

タイミング生成カウンタ１１は伝送制御信号ＣＴＬと、
発振器１２からの発振信号Ｐ、ａ　ｈが与えられ、第１
．第２パルスＰＩ、Ｐ２及びシリアル伝送フラグＳＤＦ
を発生する。レジスタ１３には並列データ入力線ｃｈ＋
＋ｅｔ＋ｚ＋ｃｔｌｓ＋・・・・・・＋ｃｈｓを通して
８ビツトのデータＤ　ｏ、　Ｄ　＋、　Ｄ　ｚ、・・・
、Ｄ７と、クロック入力端Ｃにに第１パルスＰ、が供給
され、第１パルスＰ、の立上りのタイミングで８ビツト
の送信用データＤ０゜Ｄｔ、Ｄｚ、・・・、Ｄ、を入力
端から読込んで、出力端から出力する。レジスタ１３の
これ等の出力Ｄｏ、Ｄ＋。

Ｄｔ、・・・、Ｄｔ　はパリティジェネレイタ１４に供
給され、パリティジェネレイタ１４は８ビツトのデータ
Ｄ　ｏ、　Ｄ　Ｉ、　Ｄ　ｚ、・・・、Ｄｔについて所
定のパリティビットＰＲを出力する。

一方、並列−直列変換回路１５の第１・・・第３並列デ
ータ入力端Ｉ５．・・・＋ＦにはＬレベルの信号、第４
並列データ入力端■４には■（レベルの信号が与えられ
、また、レジスタ１３から出力された各データビットＤ
ｏ、Ｄ＋、Ｄｚ、・・・　、Ｄｑ　　とパリティビット
Ｐｌ？はそれぞれ直接及びインバータ１６を介して並列
−直列変換回路１５に与えられる。即ち、第５，７．・
・・。

１９の奇数番号並列データ入力端Ｉｓ＋　Ｉｆｆ＋・・
・、■８．には８ビツトのデータＤ　ｅ、　Ｄ　Ｉ＋　
Ｄ　ｚ、・・・、Ｄｔがそれぞれの第１周期１．の１３
号として与えられ、第６，８゜・・・、２０の偶数番号
の並列データ入力端！６．Ｉ８．・・・。

■２゜にはデータＤ　ｏ、　Ｄ　Ｉ＋　Ｄ　ｔ、・・・
、Ｄ〕の反転信号Ｄ　ｏ／、　　Ｄ　Ｉ７．　　Ｄ　ｔ
／、・・・、Ｄ７／がそれぞれの第２周期ｔ２の信号と
して与えられ、第２１．２２並列データ入力端ｉｘ＋、
　Ｉ！！　にはパリティビットｐＨ及びその反転信号Ｐ
Ｒ／がそれぞれ第１周期１．及び第２周期ｔ２の信号と
して与えられる。これらのデータは第２パルスＰ２のタ
イミングで並列−直列変換回路１５に読み込まれる。続
いて、タイミング生成回路１１からのシリアル伝送フラ
グＳＤＦがＨになる。このＨのシリアル伝送フラグＳＤ
Ｆを受け、並列−直列変換回路１５は読込んだデータを
送出端ＳＸＰ側へ、第２パルスＰ２のＩパルスにつき１
つづつシフトして、送出端ＳＸＰから順次出力する。従
って、送出端ＳＸＰからは、始めにり、Ｌ、Ｌ、Ｈの信
号が出力され、続いて第１ビツトＤｏの第１周期ｔ、の
信号Ｄ０．第１ビットＤ０の第２周Ｍｔｔの信号として
Ｄｏの反転信号ＤＯ／、第２ビフ）Ｄｔ　の第ｊ周期ｔ
１の信号ＤＩ、その第２周！’Ｊｌｔｚの信号として反
転信号Ｄ１／、・・・・・・の順に出力され、最後にパ
リティビットの第１．第２周朋ｔｌ、Ｌ□信号Ｐｉｔ、
　ＰＩ？／が出力され１フレームの信号の伝送が終了す
る。さらに、伝送用のデータがあれば、データがレジス
タ１３に供給され、また伝送制御信号ＣＴ　１．がタイ
ミング生成カウンタＩＩに与えられ、次のフレームの伝
送が行われる。

第５図はこの発明による伝送方式における受信側の信号
処理動作を説明するための回路構成例を示す図、第６図
は第５図の回路の動作タイミングを示す図である。

次に、この回路の主要動作を説明する。発振器２１は１
周期の１７８の周期をもつ発振信号ＣＫ、を出力し、サ
ンプルタイミング生成回路２２及びフレーム検出回路２
３に供給する。サンプルタイミング生成回路２２はこの
発振信号ＣＫ、を分周し、８倍の周期をもつ受信信号サ
ンプリングクロックＣＫい及び読込みクロックＣＬを出
力し、直列−並列変換回路２５及びレジスタ２６のクロ
ック端子ＣＫへ供給する。

一方、送信側から送られてきた受信信号１１Ｘはフレー
ム検出回路２３．フリップフロップ２４及び直列−並列
変換回路２５に供給される。フレーム検出回路２３は３
周期のフレーム信号ＦＭＳが続くことを検出する回路で
ある。このフレーム検出回路２３は受信信号ＲＸがノア
ゲートＧＩを介してクリア端子ＣＬに与えられ、クリア
端子ＣＬがＨに保持されている間だけ発振信号Ｃに。を
カウントする動作をし、８クロンク×２．５周期＝２０
クロックをカウントすると出力端Ｑから正信号を出力す
る。この正信号はオアゲートＧ２に供給され、その出力
Ｓ１はアンドゲートＧ３及びオアゲー］・Ｇ４を介して
クリア信号Ｓ、としてフリップフロップ２４のクリア端
子Ｃ１゜に与えられフリップフロップ２４をクリアする
。つまりフリップフロップ２４はフレーム信号ＦＭＳ　
の３周期口がきたことを記憶する。また、オアゲートＧ
２の出力Ｓ１はノアゲートＧ、を通してフレーム検出回
路２３自身をクリアする。

フリップフロップ２４のクロック端子ＣＫには受信信号
ＲＸが与えられており、その信号のなかのスタート信号
ＳＴの立上りでデータ端子りのＨ（、を号を取込んで出
力端ＱからスタートフラグＳ、として出力する。

このスタートフラグＳ、はサンプルタイミング生成回路
２２＆び直列−並列変換回路２５のイネイブル端子Ｅな
どに与えられ、この１３号Ｓ、によりサンプルタイミン
グ生成回路２２及び直列−並列変換回路２５は動作状態
になり、直列−並列変換回路２５はサンプルタイミング
生成回路２２からのタイミングクロックＣＫ＋　により
、その直列データ入力端Ｉ。

に供給される受信信号ＲＸをｌｌｌ１次取込んでゆく、
第６図の例では、第１ビツトＤ０のデータ値が１であり
、その第１、第２周期１．．１．の信号Ｈ，Ｌを読込み
、続いて第２ピツ）Ｄｒ　のデータ値Ｏの信号を読込み
、最後にパリティピノ１−ＰＲ（＝Ｏ）を読込む例であ
る。

直列−並列変換回路２５に取込まれた受信信号はその１
８木のパラレル出力端ＩＰから出力されレジスタ２６へ
供給されていている。直列−並列変換回路２５が８ビツ
トのデータＤ１．Ｄ、、Ｄ！、・・・、Ｄ、及びパリテ
ィビットｒ’ｌ？のそれぞれ第１．第２周期ｔ、ｔ工の
信号ＤＯ，Ｄ、／、Ｄｌ、１）＋／、Ｄｚ、Ｄｚ八　・
・・、Ｄ、。

Ｄ７八ｐＨ，ＰＩＩ／の取込みを終了すると、サンプル
タイミング生成回路２２はクロックＣＫ、をレジスタ２
６に供給し、それらのデータＤｏ、Ｄｏ／、Ｄｌ、Ｄ＋
八へＺ、Ｄ、八　＝’　、　Ｄｙ＋　Ｄｔ／、　ＰＲ，
ＰＲ／　はレジスタ２６に読込まれる。また、クロック
ＣＫ、はオアゲートＧ４を関してクリア信号Ｓ２として
フリップフロップ２４をクリアする。これによりスター
ト信号Ｓ、はなくなり（Ｌ）、直列−並列変換回路２５
は直列データ入力端Ｉ、からの受信信号ＲＸの読込を停
止する。

レジスタ２６の出力信号はデータ検査回路２７に与えら
れ、パリティエラーの有無などがチェ、りされる、この
データ検査回路２７では所定のパリティチェックと共に
、奇数番目のデータＤ　ｔ　ｉ　−ｌと次の偶数番目の
データＤ　ｔｉ、　　つまり各ビットの第１周期し、と
第２周期仁２の値を比較し、それらの値が異なっている
ことをもチェックする。これらの検査が正しいとデータ
検査回路２７から続込み許可信号Ｓが出力され、アンド
ゲートＧ、に供給される。

この読込み許可信号Ｓ４があるとき、クロックＣＫ。

によりフリップフロップ２４がクリアされるタイミング
でアンドゲートＧ　ｓから出力レジスタ２８にデータ読
込みクロックＣＫ、が供給される。この読込みクロック
ＣＫｊ　のタイミングで出力レジスタ２８はレジスタ２
６の出力信号Ｄ　ｏ、　Ｄ　＋、　Ｄ　ｔ、・・・、Ｄ
、を読込む。

「発明の効果」従来の非同期式シリアルデータ伝送方式によるフレーム
同期の方法では、最低３ビツト長のフレーム同期検出信
号が必要であり、連続的にデータが送られてきた場合に
は、そのフレーム同期検出信号はｌビット長となって、
フレーム同期をとることができず、伝送されてくるデー
タが失われてしまっていた。しかし、この発明によれば
、１ビツト長のデータを第１．第２周期で構成し、その
第１周期を真のデータ期間または擬データ期間としたら
、第１周期の信号を反転した信号を第２周期の信号とす
る擬データ期間または真のデータ期間とし、各フレーム
の先頭には３周期期間のフレーム信号とフレーム信号を
反転した１周期期間のスタート信号を設けてフレームを
構成した。このようなフレーム構成とすることにより、
連続的に伝送されてくるデータの、次ぎのどのフレーム
からでもフレーム同期をとることができるようにした。

従って、伝送されてくるデータがフレーム同期をとるこ
とができずに失われてしまうのを最小限に止めることが
できる。しかも、このために必要とする信号処理回路は
簡単なもので済み、また従来方式と比較して、フレーム
構成をとるために冗長信号期間が増えることもなく、伝
送効率が落ちることもない。

尚、この例では各ビットの第１．第２周期の両方の値を
直列−並列変換回路２５に読込むようにしであるが、ど
ちらか一方の周期の値だけを読込むように構成しても良
い。

【図面の簡単な説明】

第１図はこの発明のデータ変換の例を示す図で、２つの
連続したデータ１、ｌを変換した場合を示す図、第２図
は同じく１．０のデータを変換した場合を示す図、第３
図はこの発明のソリアルデータ伝送方式のフレーム構成
を示す図、第４図はこの発明のデータ送信回路の例を示
す図、第５図はこの発明のデータ受信回路の例を示す図
、第６図は第５図に示す受信回路のタイミングチャート
を示す図、第７図は従来のフレーム構成を示す図、第８
図は第７図のフレーム構成で、連続的にデータが送られ
る場合の伝送路上のデータ列を示す図である。１１：タイミング生成回路、１２：発振器、１３：入力
レジスタ、１４：バリティジＬネレ″イタ、１５：８列
−直列変換回路、１６：インバータ、２■：発振器、２
２：サンプルタイミング生成回路、２３：フレーム検出
回路、２４：フリアブフロップ、２５：直列−並列変換
回路、２６：レジスタ、２７：データ検査回路、２８：
出力レジスタ、Ｇ＋、・・・、Ｇ、：ゲート回路。特許出願人　　　日本航空電子工業株式会社代　　理　
　人　　　　　草　　　　　野　　　　　　　　草木　
１図生２図半３図

Claims

【特許請求の範囲】

（１）入力２値データの各フレームの始めに、同一値の
３周期よりなるフレーム信号と、これに続き、そのフレ
ーム信号を反転した１周期のスタート信号とを送信し、これに続く入力２値データを、その各１ビットごとに、
１半部をそのデータ値、他半部をそのデータを反転した
値の２周期データに変換して送信する２値データ直列伝
送方式。