JPH0214648A - データ伝送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ伝送回路に関し、特に、パラレルデータ
をパラレル−シリアル変換して伝送するデータ伝送回路
に関する。

（従来の技術） コンピュータ等のデジタルシステムでは、様々な場所で
パラレルデータの伝送が行われる。例えば、　　ＬＥＤ
を多数配列した表示器にパラレルデータを表示するため
に該パラレルデータを表示器へ伝送する場合には、第４
図に示すようなデータ伝送回路が用いられていた。この
回路では、数ｌθビット幅のデータバス４１上のパラレ
ルデータをラッチするラッチ回路４２の各出力端子から
表示器４３内の対応するＬｌ！Ｄ　４４まで伝送線路４
５が配線されている。

このようにパラレルデータをパラレルデータのままで伝
送する回路では、同期ずれ等の問題が発生することはな
い、しかし、この場合パラレルデータのビット数分の伝
送線路４５が必要であり、プリント基板上の配線が複雑
になることや、多くの伝送線路４５の引き回しを行わな
ければならないこと等の問題がある。特に、データを使
用する要素である表示器４３がデータの発生場所、すな
わちデータバス４１から遠く離れた場所にある場合には
。

複雑なプリント基板や長い伝送線路４５はコスト的に容
認し難いものであった。

上述した問題を解決するために、パラレルデータをパラ
レル−シリアル変換して伝送するデータ伝送回路が使用
されている。第５図にその一例を示す。データバス５１
上のパラレルデータは、クロック線５３上のクロックに
同期してパラレルーシリアル変換器５２によってパラレ
ル−シリアル変換され、伝送線路５４に出力される。受
は側では伝送線路５４上のデータがシリアル−パラレル
変換器５５によってクロックに同期してシリアル−パラ
レル変換される。このようにして得られたパラレルデー
タを用いて表示器５６のＬＥＤ　５７が駆動される。さ
らに、パラレル−シリアル変換器５２およびシリアル−
パラレル変換器５５には、コントロール回路５８からコ
ントロール信号が供給される。

（発明が解決しようとする課題） 上述したパラレル−シリアル変換を行うデータ伝送回路
では２伝送線路５４やクロック線５３に混入する雑音の
影響で同期ずれが生じ９表示器５６が正しい表示を行わ
ない恐れがある。従ってこのようなデータ伝送回路では
、第５図に示した回路のように、コントロール信号をパ
ラレル−シリアル変換器５２およびシリアル−パラレル
変換器５５に与えるコントロール回路５８が設けられ、
このコントロール信号によって同期ずれが防止されてい
た。尚。

コントロール回路５８の代わりにソフトウェアによって
コントロール信号を実現する場合もある。

上述したように、パラレルデータをパラレル−シリアル
変換して伝送する場合には、同期ずれを防止するための
複雑なコントロール回路５８またはソフトウェアならび
にコントロール信号を送るための線路が必要となるとい
う問題があった。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、コントロール回路等の手段を
必要としない簡素な構成でありながら、同期ずれが生じ
た場合においても迅速に同期を回復することのできるデ
ータ伝送回路を提供することにある。

（課題を解決するための手段） 本発明のデータ伝送回路は、パラレルデータをパラレル
−シリアル変換して送出する手段と、該パラレルデータ
の送出の直後に該パラレルデータのビット数よりも多い
ビット数の同一レベルのデータをシリアルに送出する手
段とを備えてなり。

そのことにより上記目的が達成される。

（実施例） 以下に本発明を実施例について説明する。

本発明の一実施例の回路図を第１図に示す。データライ
ンｌＯ上のパラレル、データはラッチ回路１によってラ
ッチされる。データライン１０のビット数をｍとする。

ラッチ回路」からの出力データはマルチプレクサ２の入
力端に入力される。マルチプレクサ２の他のｎ個の入力
端３はローレベルにされている。但しｎ＞ｍである。マ
ルチプレクサ２はカウンタ４からの指令に従って入力端
に入力されているデータを順に１ビツトずつ出力線７に
出力する。カウンタ４はクロック線５を介して入力され
るクロックに従って動作し１その周期はｍ＋ｎ＋１であ
る。カウンタ４からはスタートピント線６を介してスタ
ートビットが出力される。出力線７上のデータとスター
トビット線６上のスタートビットとはＯＲゲート８によ
って合成されて伝送線路９に出力される。

第１図の回路は以下に述べるように動作する。

カウンタ４は１カウント目でハイレベルのスタートビッ
トを出力する。カウンタ４の２カウント目〜（ｍ＋１）
カウント目ではマルチプレクサｍビット分の入力データ
を順に出力する。カウンタ４の（ｍ＋２）カウント目〜
（ｍ．＋ｎ＋１）カウント目では．マルチプレクサ２は
入力端３に入力されているｎビット分のローレベルのデ
ータを順に出力する。このローレベルのデータをクリア
ビットと称する。以降，上述の動作が繰り返される。

本実施例により伝送されたデータを受けて表示する表示
回路の一例を第２図に示す。シリアル−パラレル変換器
２１の入力端に伝送線路９が接続されている。シリアル
−パラレル変換器２１は伝送線路９を介して入力される
データをクロックに同期してパラレルデータに変換し，
このパラレルデータを用いて表示器２２のＬＥＤ　２３
を駆動する。伝送線路９はまた，クリアピント検出回路
２４およびスタートビット検出回路２５に接続されてい
る。スタートビット検出回路２５は．クリアビット検出
回路２４がクリアビットを検出するとスタートビットの
出現を待つ。スタートビットが検出されると，スタ−ト
ビットに引き続き伝送されてくるデータが。

シリアル−パラレル変換器２１によってパラレルデータ
に変換される。

前述の実施例のデータ伝送回路と上述の表示回路とを組
み合わせて動作させた場合のタイミングチャートを第３
図に示す。ここでは−例として。

ｍ＝３５．　　ｎ＝４４とする。従って１サイクルで伝
送されるビット数は８０となる。前述したように、伝送
線路９上では、スタートとット３１に引き続き３５ビッ
ト分のデータ３２と４４ビット分のクリアビット３３が
伝送される。表示回路側ではスタートビ・ント３１の検
出後、クロックをカウントしながらシリアル−パラレル
、変換を行い、３５ビット分のデータ３２の変換が終了
する３６カウント目で変換されたデータをラッチする。

次の３７カウント目でシリアフレーパラレル変換器２１
内の変換レジスタをクリアする。

［表示データ更新サイクル］で示されるライン上に示す
ように１表示は８０クロツクに１度更新される。

以上に述べたように、所定ビット数のデータの伝送の直
後にそのデータのビット数よりも多いビット数のクリア
ビットが伝送されるので、データ伝送の途中で同期ずれ
が生じた場合にも受は側でクリアビットを検出すること
により２次のサイクルにおいて同期を回復することがで
きる。

尚２本発明のデータ表示回路はパラレルデータを伝送す
る様々な分野に適用可能であるが、特に好適な応用分野
として、プログラマブルコントローラのＩ１０ユニット
から出力されるデータの表示回路に用いる場合を挙げる
ことができる。

（発明の効果） 本発明によれば、同期ずれを防止するためのコントロー
ル回路等の複雑かつコスト高の原因となる手段を必要と
しない簡素な構成であるにもかかわらず、−旦同期ずれ
が生じた場合においても速やかに同期を回復することが
できるデータ伝送回路が捷供される。

４　　′′　　の　　　なＬ 第１図は本発明の一実施例の回路図、第２図はその実施
例によって伝送されたデータを表示する表示回路例の回
路図、第３図はその実施例と上記表示回路とを組み合わ
せた場合おける動作を示すタイミングチャート、第４図
および第５図は従来のデータ伝送回路例の回路図である
。

ｌ・・・ラッチ回路、２・・・マルチプレクサ２３・・
・ローレベルのデータが入力される入力端、４・・・カ
ウンタ、訃・・クロック線、６・・・スタートビ・ント
線。

７・・・出力線、９・・・伝送線路、　３１・・・スタ
ートビ・ント３２・・・データ、３３・・・クリアビッ
ト。

以上

Claims (1)

【特許請求の範囲】
1. １、パラレルデータをパラレル−シリアル変換して送出
   する手段と、該パラレルデータの送出の直後に該パラレ
   ルデータのビット数よりも多いビット数の同一レベルの
   データをシリアルに送出する手段とを備えたデータ伝送
   回路。