JPS6286850A - モノリシツクマイクロ波ｉｃ - Google Patents
モノリシツクマイクロ波ｉｃInfo
- Publication number
- JPS6286850A JPS6286850A JP60228461A JP22846185A JPS6286850A JP S6286850 A JPS6286850 A JP S6286850A JP 60228461 A JP60228461 A JP 60228461A JP 22846185 A JP22846185 A JP 22846185A JP S6286850 A JPS6286850 A JP S6286850A
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- JP
- Japan
- Prior art keywords
- substrate
- microwave
- thickness
- circuit
- semiconductor substrate
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、モノリシックマイクロ波ＩＣに関し、特にＧ
ａ Ａ ｓ Ｆ Ｅ Ｔを用い、高周波、高出力化に
好適な構造を備えた超高周波領域の集積回路に間するも
のである。
ａ Ａ ｓ Ｆ Ｅ Ｔを用い、高周波、高出力化に
好適な構造を備えた超高周波領域の集積回路に間するも
のである。
近年、衛星を使用した宇宙通信の実用化の時代に到達し
つつある。宇宙通信では、地球局が衛星と通信すること
になるが、地球局の開発に際しては、送信系の固体化が
重要な問題となる。送信系には、ＧａＡｓＦＥＴ固体増
幅器が使用されることが必須であり、また超高周波領域
の固体増幅器は、将来モノリシック化されていくことは
時代の流れである。従来は、受信系で使用される小電力
のものが主流であるが、・将来は送信系の大電力用にも
移行するものと考えられる。
つつある。宇宙通信では、地球局が衛星と通信すること
になるが、地球局の開発に際しては、送信系の固体化が
重要な問題となる。送信系には、ＧａＡｓＦＥＴ固体増
幅器が使用されることが必須であり、また超高周波領域
の固体増幅器は、将来モノリシック化されていくことは
時代の流れである。従来は、受信系で使用される小電力
のものが主流であるが、・将来は送信系の大電力用にも
移行するものと考えられる。
一般に、ＧａＡｓＦＥＴを使用したＭＭｒＧ（モノリシ
ックマイクロウェーブ集積回路）増幅器は、厚さが２０
０μｍ程度以上のＱ ａ Ａ ｓ基板上に、ＦＥＴとス
トリップ線路によるマイクロ波回路とで構成されている
ものが多い。すなわち、従来のＧａＡｓＭ、ＭＩＣ増幅
器では、扱われる信号レベルが１００ｍＷ以下と比較的
小さいため、上記のように厚さの大きな基板を用いた構
造でも、ＦＥＴのヒートシンクが特に問題になるという
ことはなかった。しかし１例えば、ｒ３０ＧＨｚ帯電力
合成型Ｇ ａ Ａ ｓ Ｆ Ｅ Ｔ（１）Ｊ（昭和６０
年度電子通信学会総合全国大会予稿集、Ｎｏ、８４０参
照）に記載されているように、増幅器として、より高周
波で高出力なものを得るため、２８ＧＨｚ。
ックマイクロウェーブ集積回路）増幅器は、厚さが２０
０μｍ程度以上のＱ ａ Ａ ｓ基板上に、ＦＥＴとス
トリップ線路によるマイクロ波回路とで構成されている
ものが多い。すなわち、従来のＧａＡｓＭ、ＭＩＣ増幅
器では、扱われる信号レベルが１００ｍＷ以下と比較的
小さいため、上記のように厚さの大きな基板を用いた構
造でも、ＦＥＴのヒートシンクが特に問題になるという
ことはなかった。しかし１例えば、ｒ３０ＧＨｚ帯電力
合成型Ｇ ａ Ａ ｓ Ｆ Ｅ Ｔ（１）Ｊ（昭和６０
年度電子通信学会総合全国大会予稿集、Ｎｏ、８４０参
照）に記載されているように、増幅器として、より高周
波で高出力なものを得るため、２８ＧＨｚ。
ＩＷのＦＥＴでは、基板厚を３０μｍにしたという報告
がなされている。このように、Ｇ ａ Ａ ｓ ＭＭＩ
Ｃ増幅器で、より高周波で高出力を得るためには、熱抵
抗やソースインダクタンスを軽減するため、Ｇ ａ Ａ
ｓ基板の厚さを極力薄くする必要がある。なお、Ｇ
ａ Ａ ｓ Ｍ Ｍ Ｉ Ｃ増幅器は、第５図（、）に
示すように、厚さＨのＧ ａ Ａ ｓ基板２１の下方を
アース２２に接続し、上方に幅Ｗの線路導体２３を搭載
して構成される。この線路導体２３の後方途中にＦＥＴ
が接続されている。Ｇ ａ Ａ ５ＦＥＴは、第５図（
ｂ）に示すように、ゲートＧとドレインＤの間のソース
部分２５を複数個並列に配置し、ドレインＤの細線部２
４とソース部分２５にゲートＧのｉｓ線部２６が挟まれ
ている構造を備えている。このＦＥＴは、第５図（ｃ）
に示すように、Ｇ ａ Ａ ｓ基板の部分を通過してソ
ース部分２５とアース部２２を結合する円柱部２７が設
けられるが、この円柱部２７が電気的にソースインダク
タンスを形成する。このソースに接続されたインダクタ
ンスは、ＦＥＴの利得に関係し、インダクタンスが増加
すると利得は減少する。ＧａＡＳ基板２１の厚さを小さ
くすれば、この円柱部２７の長さが短くなるため、ソー
スインダクタンスは減小する。
がなされている。このように、Ｇ ａ Ａ ｓ ＭＭＩ
Ｃ増幅器で、より高周波で高出力を得るためには、熱抵
抗やソースインダクタンスを軽減するため、Ｇ ａ Ａ
ｓ基板の厚さを極力薄くする必要がある。なお、Ｇ
ａ Ａ ｓ Ｍ Ｍ Ｉ Ｃ増幅器は、第５図（、）に
示すように、厚さＨのＧ ａ Ａ ｓ基板２１の下方を
アース２２に接続し、上方に幅Ｗの線路導体２３を搭載
して構成される。この線路導体２３の後方途中にＦＥＴ
が接続されている。Ｇ ａ Ａ ５ＦＥＴは、第５図（
ｂ）に示すように、ゲートＧとドレインＤの間のソース
部分２５を複数個並列に配置し、ドレインＤの細線部２
４とソース部分２５にゲートＧのｉｓ線部２６が挟まれ
ている構造を備えている。このＦＥＴは、第５図（ｃ）
に示すように、Ｇ ａ Ａ ｓ基板の部分を通過してソ
ース部分２５とアース部２２を結合する円柱部２７が設
けられるが、この円柱部２７が電気的にソースインダク
タンスを形成する。このソースに接続されたインダクタ
ンスは、ＦＥＴの利得に関係し、インダクタンスが増加
すると利得は減少する。ＧａＡＳ基板２１の厚さを小さ
くすれば、この円柱部２７の長さが短くなるため、ソー
スインダクタンスは減小する。
しかし、基板を薄くすると、ストリップ線路２３の導体
ａＷが減小し、線路損失が増加する。線路損失の増加は
、ＦＥＴ単体や、それに近い回路規模の非常に小さな場
合には、あまり問題とならないが１回路を含んだＭＭＩ
Ｃｌ特に回路規模が大きくなるほど損失が増加し、その
ために増幅器の出力効率を大幅に低下させる。
ａＷが減小し、線路損失が増加する。線路損失の増加は
、ＦＥＴ単体や、それに近い回路規模の非常に小さな場
合には、あまり問題とならないが１回路を含んだＭＭＩ
Ｃｌ特に回路規模が大きくなるほど損失が増加し、その
ために増幅器の出力効率を大幅に低下させる。
例えば、ｒ １２ Ｇ Ｈｚ ？ｉＦ Ｇ ａ Ａ ｓ
Ｍ Ｍ Ｉ ＣミキサＩＦ増幅器」 （昭和６０年度
電子通信学会総会全国大会予稿集Ｎｏ、８４６参照）に
記載されている報告では、試作結果として、チップ寸法
２゜５Ｘ２．５ｍｍ、基板厚０．３ｍｍとかなり厚さの
大きいものを用いている。
Ｍ Ｍ Ｉ ＣミキサＩＦ増幅器」 （昭和６０年度
電子通信学会総会全国大会予稿集Ｎｏ、８４６参照）に
記載されている報告では、試作結果として、チップ寸法
２゜５Ｘ２．５ｍｍ、基板厚０．３ｍｍとかなり厚さの
大きいものを用いている。
第３図は、線路損失の基板厚依存性を示す図である。こ
れから明らかなように、基板厚が大きい程、線路損失は
少ない。
れから明らかなように、基板厚が大きい程、線路損失は
少ない。
本発明の目的は、このような従来の問題点を解決し、高
出力ＦＥＴ等の発熱量が比較的大きな素子を含むＭＭＩ
Ｃにおいて１回路損失の増加を伴うことなく、素子部の
熱抵抗やソースインダクタンスの減小を図り、超高周波
で高出力を得ることができ、出力効率のよいモノリシッ
クマイクロ波ＩＣを提供することにある。
出力ＦＥＴ等の発熱量が比較的大きな素子を含むＭＭＩ
Ｃにおいて１回路損失の増加を伴うことなく、素子部の
熱抵抗やソースインダクタンスの減小を図り、超高周波
で高出力を得ることができ、出力効率のよいモノリシッ
クマイクロ波ＩＣを提供することにある。
上記目的を達成するため１本発明のモノリシックマイク
ロ波ＩＣは、半導体基板上に構成された半導体素子と、
該半導体素子の周辺に配置されたマイクロ波回路と、上
記半導体基板の裏面に形成された導体層とを備えるマイ
クロ波ＩＣにおいて、上記半導体素子の部分の半導体基
板の厚さを、上記マイクロ波回路の部分の厚さより小さ
く構成することに特徴がある。
ロ波ＩＣは、半導体基板上に構成された半導体素子と、
該半導体素子の周辺に配置されたマイクロ波回路と、上
記半導体基板の裏面に形成された導体層とを備えるマイ
クロ波ＩＣにおいて、上記半導体素子の部分の半導体基
板の厚さを、上記マイクロ波回路の部分の厚さより小さ
く構成することに特徴がある。
以下、本発明の実施例を１図面により詳細に説明する。
第２図は、本発明の一実施例を示すＦＥＴ２段からなる
増幅器の平面図である。第２図において、１はストリッ
プ線路で構成された入力線路、２は入力マツチングスタ
ブ、３は初段ＦＥＴ、４は半導体基板が薄くなっている
部分、５は段間マツチングスタブ、６はコンデンサ、７
，８はバイアス端子、９は股間線路、１０は後段ＦＥＴ
、１１は半導体基板薄層部、１２は出力マッチングスタ
ブ、１３は出力線路である。
増幅器の平面図である。第２図において、１はストリッ
プ線路で構成された入力線路、２は入力マツチングスタ
ブ、３は初段ＦＥＴ、４は半導体基板が薄くなっている
部分、５は段間マツチングスタブ、６はコンデンサ、７
，８はバイアス端子、９は股間線路、１０は後段ＦＥＴ
、１１は半導体基板薄層部、１２は出力マッチングスタ
ブ、１３は出力線路である。
第２図では、ＭＭＩＣ全体を１００μｍ以上の厚さを持
つ半導体で構成して、回路損失を少なくし、かつ熱抵抗
やソースインダクタンス増加の原因となる素子部の基板
のみを、部分エツチング等により数１０μｍ以下の薄さ
にする。これにより、回路損失を伴うことなく、熱抵抗
やソースインダクタンスを減小させることができる。第
２図における破線内４、および１１が数１０μｍ以下に
エツチングされた部分である。部分４および１１は。
つ半導体で構成して、回路損失を少なくし、かつ熱抵抗
やソースインダクタンス増加の原因となる素子部の基板
のみを、部分エツチング等により数１０μｍ以下の薄さ
にする。これにより、回路損失を伴うことなく、熱抵抗
やソースインダクタンスを減小させることができる。第
２図における破線内４、および１１が数１０μｍ以下に
エツチングされた部分である。部分４および１１は。
前段および後段のＦＥＴであって、ソース部分が第５図
（ｂ）に示すように、３個並列に配置されている。この
ように、本実施例においては、従来のように、ＭＭＩＣ
全体を１００μｍ以上の厚さにして回路損失を小さくし
たり、またＭＭＩＣ全体を数１０μｍ以下の厚さにして
熱抵抗やソースインダクタンスを減小させたすせず、一
部のみを数１０μｍ以下の厚さにするとと（に、残りの
部分を１００μｍ以上の厚さにすることにより、すべて
の条件を満足させるようにしている。
（ｂ）に示すように、３個並列に配置されている。この
ように、本実施例においては、従来のように、ＭＭＩＣ
全体を１００μｍ以上の厚さにして回路損失を小さくし
たり、またＭＭＩＣ全体を数１０μｍ以下の厚さにして
熱抵抗やソースインダクタンスを減小させたすせず、一
部のみを数１０μｍ以下の厚さにするとと（に、残りの
部分を１００μｍ以上の厚さにすることにより、すべて
の条件を満足させるようにしている。
第１図は、第２図の断面図である。第１図において、１
４は半導体基板、１５はゲートＷ１極、１６はソース電
極、１７はドレイン電極、１８は能動層、１９は裏面導
体（すなわち、アース導体）である。その他の記号は、
第２図と同一のものを表わしている。
４は半導体基板、１５はゲートＷ１極、１６はソース電
極、１７はドレイン電極、１８は能動層、１９は裏面導
体（すなわち、アース導体）である。その他の記号は、
第２図と同一のものを表わしている。
第１図においては、入力線路１からの信号は、入力マツ
チング回路を通り、初段のＦＥＴ３に入り、股間回路、
後段のＦＥＴｌ０を経て出力線路１３から増幅された出
力が取り出される。第２図のＦＥＴ３，１０を構成する
部分４，１１の半導体基板１４は、第１図に示すように
、裏面から例えば部分エツチング等により凹形に形成さ
れ、その後メッキ等により裏面導体が充填された形にな
っている。また、ソース電極１６も、半導体基板１４を
貫通する穴により直接裏面導体１９と接続されている。
チング回路を通り、初段のＦＥＴ３に入り、股間回路、
後段のＦＥＴｌ０を経て出力線路１３から増幅された出
力が取り出される。第２図のＦＥＴ３，１０を構成する
部分４，１１の半導体基板１４は、第１図に示すように
、裏面から例えば部分エツチング等により凹形に形成さ
れ、その後メッキ等により裏面導体が充填された形にな
っている。また、ソース電極１６も、半導体基板１４を
貫通する穴により直接裏面導体１９と接続されている。
第１図の構造では、ＦＥＴの発熱領域の極めて近くに裏
面導体１９があり、良好なヒートシンクが形成できると
同時に、ソース電極１６と裏面導体１９の距離が短くな
り、ソースインダクタンスが軽減される。一方１周辺回
路部の基板厚は、従来ＭＩＣで使用されるアルミナ基板
等と同程度にすることが可能であり、＃！ｌ路の導体幅
も極端に細くすることがなくなる。これにより、線路損
失の増加を抑えることができる。第１図におけるＦＥＴ
のソース電極１６、ゲート電極１５ｔおよびドレイン電
極！極１７は、第５図（ｂ）に示す上面図を横から見た
もので、各電極間には僅な間隙が設けられ、ソース電極
１６の本体とゲート電極１５の細線部とドレイン電極１
７の細線部とが重なるように配置されることによりＦＥ
Ｔが形成される。また、能動層１８は、ＮチャネルＭＯ
８ＦＥＴでは電子、ＰチャネルＭＯ５ＦＥＴではホール
が、それぞれ移動する領域である。第１図において、後
段のＦＥＴｌ０も前段のＦＥＴの構造と全く同じである
。
面導体１９があり、良好なヒートシンクが形成できると
同時に、ソース電極１６と裏面導体１９の距離が短くな
り、ソースインダクタンスが軽減される。一方１周辺回
路部の基板厚は、従来ＭＩＣで使用されるアルミナ基板
等と同程度にすることが可能であり、＃！ｌ路の導体幅
も極端に細くすることがなくなる。これにより、線路損
失の増加を抑えることができる。第１図におけるＦＥＴ
のソース電極１６、ゲート電極１５ｔおよびドレイン電
極！極１７は、第５図（ｂ）に示す上面図を横から見た
もので、各電極間には僅な間隙が設けられ、ソース電極
１６の本体とゲート電極１５の細線部とドレイン電極１
７の細線部とが重なるように配置されることによりＦＥ
Ｔが形成される。また、能動層１８は、ＮチャネルＭＯ
８ＦＥＴでは電子、ＰチャネルＭＯ５ＦＥＴではホール
が、それぞれ移動する領域である。第１図において、後
段のＦＥＴｌ０も前段のＦＥＴの構造と全く同じである
。
第４図は、本発明の他の実施例を示すＭＭ Ｉ Ｃの平
面図であって、並列接続形増幅器の上面パターンを示し
ている。第４図において、３１は入力線路、３２．３３
はマツチングスタブ、３４，３５はＦＥＴ、３６は基板
薄層部、３７．３８は出力マツチングスタブ、３９は出
力線路である。
面図であって、並列接続形増幅器の上面パターンを示し
ている。第４図において、３１は入力線路、３２．３３
はマツチングスタブ、３４，３５はＦＥＴ、３６は基板
薄層部、３７．３８は出力マツチングスタブ、３９は出
力線路である。
線路インピーダンスをマツチングさせるために各スタブ
３２．３３，３７．３８が設けられるのは、第２図の場
合と同じである。第４図では、共通の基板上に２列並列
にＦＥＴ３４，３５が接続されており、これらの並列に
配置されたＦＥＴ３４．３５の両方の部分の基板を、共
通に部分エツチング等で凹形に形成することにより、両
ソース電極を基板を貫通する穴を介して直接裏面導体に
接続する。このように複数個並列にＦＥＴを形成した場
合には、すべて同一の処理で加工できる。
３２．３３，３７．３８が設けられるのは、第２図の場
合と同じである。第４図では、共通の基板上に２列並列
にＦＥＴ３４，３５が接続されており、これらの並列に
配置されたＦＥＴ３４．３５の両方の部分の基板を、共
通に部分エツチング等で凹形に形成することにより、両
ソース電極を基板を貫通する穴を介して直接裏面導体に
接続する。このように複数個並列にＦＥＴを形成した場
合には、すべて同一の処理で加工できる。
なお１本実施例では、熱抵抗とソースインダクタンスの
低減効果が両方とも有効であるようなＦＥＴを使用した
ＭＭＩＣを対象としたが、本発明では、高出力用に限ら
ず、低雑音増幅器や広帯域増幅器等においても、超高周
波領域におけるソースインダクタンスの低減効果による
特性向上に極めて有効である。また、増幅器に限らず１
発振器等においても、同じような効果が期待でき、出力
効率の向上が実現できる。
低減効果が両方とも有効であるようなＦＥＴを使用した
ＭＭＩＣを対象としたが、本発明では、高出力用に限ら
ず、低雑音増幅器や広帯域増幅器等においても、超高周
波領域におけるソースインダクタンスの低減効果による
特性向上に極めて有効である。また、増幅器に限らず１
発振器等においても、同じような効果が期待でき、出力
効率の向上が実現できる。
以上説明したように、本発明によれば、超高周波領域の
ＭＭＩＣにおいて、高出力ＦＥＴ等の発熱量が比較的大
きな素子を含む場合１回路損失の増加を伴わず、素子部
の熱抵抗やソースインダクタンスを軽減でき、その結果
、出力効率のよいＭＭＩＣを実現することが可能である
。
ＭＭＩＣにおいて、高出力ＦＥＴ等の発熱量が比較的大
きな素子を含む場合１回路損失の増加を伴わず、素子部
の熱抵抗やソースインダクタンスを軽減でき、その結果
、出力効率のよいＭＭＩＣを実現することが可能である
。
第１図は本発明の一実施例を示すＭＭ Ｉ Ｃ増幅器の
断面図、第２図は第１図における平面図、第３図は線路
損失の基板厚依存性を示す図、第４図は本発明の他の実
施例を示すＭＭＩＣの平面図、第５図は従来のＭＭＩＣ
の説明図である。 １．３１：入力線路、２，３２．３３：入力マッチング
スタブ、３：初段ＦＥＴ、４．ｌ １，３６：基板薄層
部、５：股間マツチングスタブ、６：コンデンサ、７．
Ｒニバイアス端子、９：段間線路、１０：を段ＦＥＴ、
１２．３７．３８：出力マツチングスタブ、１３，３９
：出力線路、１４：半導体基板、１５：ゲート電極、１
６：ソース電極、１７：ドレイン電極、１８：能動層、
１９：裏面導体。
断面図、第２図は第１図における平面図、第３図は線路
損失の基板厚依存性を示す図、第４図は本発明の他の実
施例を示すＭＭＩＣの平面図、第５図は従来のＭＭＩＣ
の説明図である。 １．３１：入力線路、２，３２．３３：入力マッチング
スタブ、３：初段ＦＥＴ、４．ｌ １，３６：基板薄層
部、５：股間マツチングスタブ、６：コンデンサ、７．
Ｒニバイアス端子、９：段間線路、１０：を段ＦＥＴ、
１２．３７．３８：出力マツチングスタブ、１３，３９
：出力線路、１４：半導体基板、１５：ゲート電極、１
６：ソース電極、１７：ドレイン電極、１８：能動層、
１９：裏面導体。
Claims (3)
- （１）半導体基板上に構成された半導体素子と、該半導
体素子の周辺に配置されたマイクロ波回路と、上記半導
体基板の裏面に形成された導体層とを備えるマイクロ波
ＩＣにおいて、上記半導体素子の部分の半導体基板の厚
さを、上記マイクロ波回路の部分の厚さより小さく構成
することを特徴とするモノリシックマイクロ波ＩＣ。 - （２）上記半導体基板の厚さは、半導体素子の部分で数
１０μｍ以下に、該半導体素子の周辺のマイクロ波回路
の部分で１００μｍ以上に、それぞれ設定することを特
徴とする特許請求の範囲第１項記載のモノリシックマイ
クロ波ＩＣ。 - （３）上記半導体素子が、半導体基板上に複数個並列に
接続されている場合には、同一処理により全素子の部分
の基板の厚さを周辺の部分より薄く形成することを特徴
とする特許請求の範囲第１項記載のモノリシックマイク
ロ波ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228461A JPS6286850A (ja) | 1985-10-14 | 1985-10-14 | モノリシツクマイクロ波ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228461A JPS6286850A (ja) | 1985-10-14 | 1985-10-14 | モノリシツクマイクロ波ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286850A true JPS6286850A (ja) | 1987-04-21 |
Family
ID=16876847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228461A Pending JPS6286850A (ja) | 1985-10-14 | 1985-10-14 | モノリシツクマイクロ波ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286850A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123270A (ja) * | 1982-12-28 | 1984-07-17 | Nec Corp | モノリシツク回路 |
-
1985
- 1985-10-14 JP JP60228461A patent/JPS6286850A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123270A (ja) * | 1982-12-28 | 1984-07-17 | Nec Corp | モノリシツク回路 |
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