JPS6288336A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6288336A JPS6288336A JP60230205A JP23020585A JPS6288336A JP S6288336 A JPS6288336 A JP S6288336A JP 60230205 A JP60230205 A JP 60230205A JP 23020585 A JP23020585 A JP 23020585A JP S6288336 A JPS6288336 A JP S6288336A
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- JP
- Japan
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- word
- memory
- memory blocks
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- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000015654 memory Effects 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 244000025254 Cannabis sativa Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000894006 Bacteria Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、セミ・カスタムＬＳＩの一つであるゲートア
レイ方式の半導体集積回路に関する。
レイ方式の半導体集積回路に関する。
論理ＬＳＩを短期間、低価格で少量生産できるセミ・カ
スタムＬＳＩの一種であるゲート・アレイ方式のＬＳＩ
は有効な手段である。しかし、通常の論理回路（組み合
せ論理やクリップ・フロップなどの順序回路）をトラン
ジスタや抵抗などの基本素子集合により組むことは容易
であるが、多数の素子を必快とするメモリ素子を組むに
は、上記と同一の基本素子では、半導体チップ内に大き
な面積を必要とするため効率的でないという欠点があっ
た。そこで、メモリ素子を、論理回路を組む基本素子と
は別の領域に予め用意しておき、任意のワード・ビット
構成を配線のみで変えられるメモリ付ゲート・アレイと
呼ばれるＬＳＩが考えられるようになった。
スタムＬＳＩの一種であるゲート・アレイ方式のＬＳＩ
は有効な手段である。しかし、通常の論理回路（組み合
せ論理やクリップ・フロップなどの順序回路）をトラン
ジスタや抵抗などの基本素子集合により組むことは容易
であるが、多数の素子を必快とするメモリ素子を組むに
は、上記と同一の基本素子では、半導体チップ内に大き
な面積を必要とするため効率的でないという欠点があっ
た。そこで、メモリ素子を、論理回路を組む基本素子と
は別の領域に予め用意しておき、任意のワード・ビット
構成を配線のみで変えられるメモリ付ゲート・アレイと
呼ばれるＬＳＩが考えられるようになった。
しかし、あるワード・ビット構成を持った複数のメモリ
ブロックのいくつか、あるいけ全部を選択回路により接
続し、より大きなワード・ビット構成を持ったメモリと
して使う場合に比べて、個々のメモリブロックを一つ一
つ独立したメモリとして使用する場合では、個々のメモ
リブロックのアドレス線、データ入出力線、各種コント
ロール信号線等の総本数が当然多くなる。このように従
来技術としてはメモリからの信号線の総本数がメモリの
ワード・ビット構成により違うため、信号線が一番多く
なる時のメモリ構成にあわせて、メモリブロックと論理
回路を組む基本素子集合との間に配線領域を取っていた
。
ブロックのいくつか、あるいけ全部を選択回路により接
続し、より大きなワード・ビット構成を持ったメモリと
して使う場合に比べて、個々のメモリブロックを一つ一
つ独立したメモリとして使用する場合では、個々のメモ
リブロックのアドレス線、データ入出力線、各種コント
ロール信号線等の総本数が当然多くなる。このように従
来技術としてはメモリからの信号線の総本数がメモリの
ワード・ビット構成により違うため、信号線が一番多く
なる時のメモリ構成にあわせて、メモリブロックと論理
回路を組む基本素子集合との間に配線領域を取っていた
。
上述したように従来の技術では、信号線の総本数が一番
多くなる時のメモリ構成にあわせて配線領域を取ってい
るため、配線領域をそれ程必要としないメモリ構成では
配線領域がそのままデッドスペースとなるという欠点が
ある。
多くなる時のメモリ構成にあわせて配線領域を取ってい
るため、配線領域をそれ程必要としないメモリ構成では
配線領域がそのままデッドスペースとなるという欠点が
ある。
本発明は、複数のメモリブロックと基本素子集合との間
に、基本素子と同様の素子により構成された、メモリブ
ロック選択回路を置き、個々のメモリブロックのワード
・ビット構成より大きなワード・ピッド構成を選択する
こと。
に、基本素子と同様の素子により構成された、メモリブ
ロック選択回路を置き、個々のメモリブロックのワード
・ビット構成より大きなワード・ピッド構成を選択する
こと。
上述の選択回路の一部あるいは全部を使用しない際に、
選択回路を構成する時に使用する素子上を配ｇ！領域と
して使用し、あるワード・ビット構成を持った複数のメ
モリブロックと基本素子集合との間を配線１−にて接続
すること、あるいは選択回路全使用しない際に、その素
子を基本素子集合の一部として使用することから成って
いる。
選択回路を構成する時に使用する素子上を配ｇ！領域と
して使用し、あるワード・ビット構成を持った複数のメ
モリブロックと基本素子集合との間を配線１−にて接続
すること、あるいは選択回路全使用しない際に、その素
子を基本素子集合の一部として使用することから成って
いる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するブロック図である
。第１図は半導体チップ１００内に書き込み、読み出し
部、アドレスデコーダ部等を有するｍワード×ｎビット
構成のメモリブロック１１１゜１１２．１１３，１１４
、論理回路を構成する基本素子列１３１，１３２，１３
３，１３４および上記のメモリブロック鮮１１１〜１１
４のワード・ビット構成より大きなワード・ビット構成
として使用するだめのメモリブロック選択回路１２０よ
り成る。この選択回路は基本素子集合１３０と同様の素
子群により構成されている。信号ＩＦＭ１４１，１４２
，１４３，１４４は各メモリブロックのアドレス線、デ
ータ入出力線、コントロール信号線等の線群をまとめて
示したものである。また、信号Ｍ１５０は上記のメモリ
ブロック選択回路と基本素子集合にて構成される論理回
路とを接続している信号線群である。
。第１図は半導体チップ１００内に書き込み、読み出し
部、アドレスデコーダ部等を有するｍワード×ｎビット
構成のメモリブロック１１１゜１１２．１１３，１１４
、論理回路を構成する基本素子列１３１，１３２，１３
３，１３４および上記のメモリブロック鮮１１１〜１１
４のワード・ビット構成より大きなワード・ビット構成
として使用するだめのメモリブロック選択回路１２０よ
り成る。この選択回路は基本素子集合１３０と同様の素
子群により構成されている。信号ＩＦＭ１４１，１４２
，１４３，１４４は各メモリブロックのアドレス線、デ
ータ入出力線、コントロール信号線等の線群をまとめて
示したものである。また、信号Ｍ１５０は上記のメモリ
ブロック選択回路と基本素子集合にて構成される論理回
路とを接続している信号線群である。
第２図は、個々のメモリブロック１１１〜１１４の一つ
をブロック図で示したものである。１６０はセル部、１
７０はアドレスデコーダ部、１８０は入出力部である。
をブロック図で示したものである。１６０はセル部、１
７０はアドレスデコーダ部、１８０は入出力部である。
１９０はａビットのアドレス入力（ＡＤ）、２００は制
御信号（ＣＯＮＴ）、２１０はｎビットのデータ入出力
線（ＭＤ）である。
御信号（ＣＯＮＴ）、２１０はｎビットのデータ入出力
線（ＭＤ）である。
第１図のように結線することにより、例えば個々のメモ
リブロックがｍワード×ｎビットの構成ならば（ｍｘ４
）ワード×ｎビットのメモリとして使用することができ
る。
リブロックがｍワード×ｎビットの構成ならば（ｍｘ４
）ワード×ｎビットのメモリとして使用することができ
る。
第３図は、選択回路１２０の具体例である。選択信号３
１１，３１２は、３０１ 、３０２ 、３０３ 、３０
４のセレクタ８１〜Ｓ４のどれか一つを選択するだめの
信号であり、その状態により、データ入出力信号２１０
けメモリブロックＭ１〜Ｍ４のどれか１つにアクセスす
ることができる。同様に制御信号２００も選択信号３１
１，３１２によりアクセスするメモリブロックが変わる
。
１１，３１２は、３０１ 、３０２ 、３０３ 、３０
４のセレクタ８１〜Ｓ４のどれか一つを選択するだめの
信号であり、その状態により、データ入出力信号２１０
けメモリブロックＭ１〜Ｍ４のどれか１つにアクセスす
ることができる。同様に制御信号２００も選択信号３１
１，３１２によりアクセスするメモリブロックが変わる
。
第４図は、セレクタ８１〜Ｓ４を相補型電界効果トラン
ジスタの伝達ゲートスイッチにより構成した具体的回路
例である。図では４ビツトのデータ入出力線が示されて
いる。
ジスタの伝達ゲートスイッチにより構成した具体的回路
例である。図では４ビツトのデータ入出力線が示されて
いる。
第５図は、第１図のように個々のメモリブロックのワー
ド・ビット構成より大きな構成でメモリを使用する際の
選択回路を構成しないため、未使用の素子列１２０上を
配線領域として使用した例である。論理回路を組んだ基
本素子集合１３０と接続する信号Ｍ群１４１，１４２，
１４３，１４４は、第１図の時の１５０が第２図の１９
０，２００，２１０，３３１１．３１２の各信号群より
多いことは明らかである。従って配線領域としては大き
な面積を必要とするが、素子列１２０の上を配線領域と
して使用しているため余分な面積は増加しないことが分
る。
ド・ビット構成より大きな構成でメモリを使用する際の
選択回路を構成しないため、未使用の素子列１２０上を
配線領域として使用した例である。論理回路を組んだ基
本素子集合１３０と接続する信号Ｍ群１４１，１４２，
１４３，１４４は、第１図の時の１５０が第２図の１９
０，２００，２１０，３３１１．３１２の各信号群より
多いことは明らかである。従って配線領域としては大き
な面積を必要とするが、素子列１２０の上を配線領域と
して使用しているため余分な面積は増加しないことが分
る。
６一
第６図は、−ト述したメモリブロック選択１４４１路を
構成する時の束子列１２０全基本素子東合１３０内の！
ｆ列１３１・〜１３４とまったく同様に扱って、論理回
路を肘１んだ例である。１６号線群１４１〜１４４がそ
れ程配線領域全必四と１〜ない接枕万θミがＩＩＩ／
ｆｌる場合に有効な例であり、論理回路を構成でへる素
子数が効果的に増／Ｊｕ ｌ〜〔いることが分る。
構成する時の束子列１２０全基本素子東合１３０内の！
ｆ列１３１・〜１３４とまったく同様に扱って、論理回
路を肘１んだ例である。１６号線群１４１〜１４４がそ
れ程配線領域全必四と１〜ない接枕万θミがＩＩＩ／
ｆｌる場合に有効な例であり、論理回路を構成でへる素
子数が効果的に増／Ｊｕ ｌ〜〔いることが分る。
以−１＝−説明１，７だように本発明は、配線ｌ−によ
ハ任意のワ・−ド・ビット構成を選択できるメモリブロ
ックと論理１■】１路を構成する基＋素子乗合とを有す
るゲート・アレイ方式のＬＳＩＫＪ−？いて、複数のメ
モリブロックと基本素子集合々の間に、基本素子と同様
の素子群ｆｆｉ＃＜ことに、Ｌす、個々のメモリブロッ
クより大きｌワード・ビット構成を持ったメモリを構成
する選択回路を作ること、およびこの選択回路の一部あ
るいは全部を使用しない時に一ト述の素子群を配線領域
として使用すること、および素子群を論理回路を組むだ
めの基本素子集合の一部として使用することが可能にな
り、特別な配線領域の増加なく ｔ、てメモリの任意の
ワード・ビット構成に対応できる効果がある４３
ハ任意のワ・−ド・ビット構成を選択できるメモリブロ
ックと論理１■】１路を構成する基＋素子乗合とを有す
るゲート・アレイ方式のＬＳＩＫＪ−？いて、複数のメ
モリブロックと基本素子集合々の間に、基本素子と同様
の素子群ｆｆｉ＃＜ことに、Ｌす、個々のメモリブロッ
クより大きｌワード・ビット構成を持ったメモリを構成
する選択回路を作ること、およびこの選択回路の一部あ
るいは全部を使用しない時に一ト述の素子群を配線領域
として使用すること、および素子群を論理回路を組むだ
めの基本素子集合の一部として使用することが可能にな
り、特別な配線領域の増加なく ｔ、てメモリの任意の
ワード・ビット構成に対応できる効果がある４３
第１図は本発明の第１の実施例を示すブロック図、第２
図はメモリブロックのブロック図、第３図はメモリブロ
ック選択回路の具体的回路例を示す図、第４図はセレク
タ回路の具体例、第５図は本発明の第２の実施例を小す
ブ１Ｊツク図、第６図は本発明の第３の実施例で示すブ
ロック図である。 １１０〜１１４・・・・・・メモリブロック、１３０〜
１３４・・・・・・基本水子乗合、１２０・・・・・・
選択回路を構成するだめの素子群、１４１〜１４４，１
５０・・・・・・メモリ人出力信号線、１９０〜１９４
・・・・・・メモリのアドレス人力、２００〜２０４・
・・・・・メモリの制御信号、２１０〜２１４・・・・
・・メモリの入出力データ、３００〜３０４・・・・・
・セレクタ、３１１，３１２・・・・・・選択信号。 Ｉ ｌ 回 梯 ２ 凹 茅 ３ 菌 ＄ ４ 図 一茅 、５１１！ｒ 芽 、＜１ｇＪ
図はメモリブロックのブロック図、第３図はメモリブロ
ック選択回路の具体的回路例を示す図、第４図はセレク
タ回路の具体例、第５図は本発明の第２の実施例を小す
ブ１Ｊツク図、第６図は本発明の第３の実施例で示すブ
ロック図である。 １１０〜１１４・・・・・・メモリブロック、１３０〜
１３４・・・・・・基本水子乗合、１２０・・・・・・
選択回路を構成するだめの素子群、１４１〜１４４，１
５０・・・・・・メモリ人出力信号線、１９０〜１９４
・・・・・・メモリのアドレス人力、２００〜２０４・
・・・・・メモリの制御信号、２１０〜２１４・・・・
・・メモリの入出力データ、３００〜３０４・・・・・
・セレクタ、３１１，３１２・・・・・・選択信号。 Ｉ ｌ 回 梯 ２ 凹 茅 ３ 菌 ＄ ４ 図 一茅 、５１１！ｒ 芽 、＜１ｇＪ
Claims (2)
- （１）配線工程により任意のワード・ピッチ構成を選択
することが可能な複数のメモリブロックを論理ゲート部
とを有するゲートアレイ方式の半導体集積回路において
、前記メモリブロックと前記論理ゲートとの間にワード
・ビット構成を可変にするための選択回路を設けたこと
を特徴とする半導体集積回路。 - （２）前記選択回路を使用しない際に、該選択回路を構
成する素子群上を配線領域として使用することを特許請
求の範囲第（１）項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230205A JP2534652B2 (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230205A JP2534652B2 (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288336A true JPS6288336A (ja) | 1987-04-22 |
| JP2534652B2 JP2534652B2 (ja) | 1996-09-18 |
Family
ID=16904221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230205A Expired - Lifetime JP2534652B2 (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534652B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106444A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | ゲートアレイ集積回路 |
| US5146428A (en) * | 1989-02-07 | 1992-09-08 | Hitachi, Ltd. | Single chip gate array |
| JPH05267626A (ja) * | 1992-01-24 | 1993-10-15 | Toshiba Corp | ゲートアレイ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212149A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 集積回路装置 |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
| JPS6025251A (ja) * | 1983-07-20 | 1985-02-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1985
- 1985-10-15 JP JP60230205A patent/JP2534652B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212149A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 集積回路装置 |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
| JPS6025251A (ja) * | 1983-07-20 | 1985-02-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01106444A (ja) * | 1987-10-19 | 1989-04-24 | Mitsubishi Electric Corp | ゲートアレイ集積回路 |
| US5146428A (en) * | 1989-02-07 | 1992-09-08 | Hitachi, Ltd. | Single chip gate array |
| JPH05267626A (ja) * | 1992-01-24 | 1993-10-15 | Toshiba Corp | ゲートアレイ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534652B2 (ja) | 1996-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |