JPS6288434A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分￥ｆ） 本発明は、ビット数に応じた数のコンパレータでアナロ
グ入力電圧と一致する比較電圧を一度に判定してそのア
ナログ入力電圧をディジタル信号に変換する並列比較方
式のＡ／Ｄ変換回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、米山寿−［図解
Ａ／ロコンバータ入門」　（昭５８−９−２５　）オー
ム社Ｐ、１１７−１２０に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は従来のＭビット用並列比較方式Ａ／Ｄ変換回路
の一構成例を示す回路図である。

このＡ／Ｄ変換回路は比較電圧生成回路ｌ、コンパレー
タ部２及びエンコーダ３を備えている。

比較電圧生成回路ｌは、基準電圧ＶＲを複数分圧してそ
の各分圧電圧を比較電圧ｖ１〜Ｖ２Ｍ−１として出力す
る回路であり、基準電圧ＶＲとグランドとの間に直列接
続された２Ｍ個の等しい分圧用抵抗Ｒで構成されている
。

コンパレータ部２は、複数の比較電圧Ｖｔ〜Ｖ２Ｍ−１
とアナログ入力電圧ＶＴとを比較してそれに応じた出力
信号を出力するもので、（２Ｍ−１）個のコンパレータ
Ａｌ−Ａ２Ｍ−１で構成されている。各コンパレータＡ
ｌ−Ａ２Ｍ−１は、コンデンサ及び差動アンプ等で構成
されている。

エンコーダ３は、コンパレータ部２の出力信号をコード
化して２０〜２Ｍ個のディジタル信号ｖＯを出力する回
路であり、ｔＪｌ他的論的論理和ゲート回路下、ＥＸＯ
Ｒゲートという）、論理和グーＩ・回路（以下、ＯＲゲ
ートという）ｇで構成されている。

以−１−の構成において、基準電圧ＶＲは２Ｍ個の等し
い分圧用抵抗Ｒで分圧され、それらの電圧が比較電圧Ｖ
ｌ　〜Ｖ２Ｍ−１トＬテ各コンバレー　タＡｌ−Ａ２Ｍ
−１に入力される。各コンパレータ＾Ｉ−Ａ２Ｍ−１は
、比較電圧Ｖｌ−Ｖ２Ｍ−１とアナログ入力電圧ＶＩと
を比較し、それに応じた出力信号を出力してエンコータ
３にグーえる。これらの出力信−）は、ＶＴ＞　Ｖｌ〜
Ｖ２Ｍ−１ノドき論理”　１　”　、　Ｖｌ＜Ｖｌ　〜
Ｖ２Ｎ−１［７）　トき論理“０“どなる。エンコーダ
３は、各コンパレータＡ１〜Ａ２Ｍ−１の出力信号に基
づき２０〜２Ｍ個のディジタル信号ｖＯを出力する。こ
のようにしてアナログ入力電圧ｖＩはＭビットのディジ
タル信号ｖＯに変換される。

この種のＡ／Ｄ変換回路では（２Ｍ−１）個のコンパレ
ータＡｌ−Ａ２”−１を用いてアナログ入力電圧ＶＩと
一致する比較電圧ｖ１〜Ｖ２”−１を一度に判定するた
め、高速処理が行えるという利点を有している。

（発明が解決しようとする問題点） しかしながら、Ｉ−記構酸の回路では次のような問題点
があった。

分解能（Ｌｅａｓｔ　５１ｇｎ１ｆｉｃａｎｔ　Ｂｉｔ
）ＬＳＢをＭビットからＮ（＞Ｍ）ビットに上げた場合
、分圧用抵抗Ｒおよびコンパレ−タＡ１〜Ａ２Ｍ−１の
数は（２Ｎ−２Ｍ）個増加する。例えば、分解能ＬＳＢ
を３ビツトから４ビツトに−（−げろと、分圧用抵抗Ｒ
及びコンパレータＡ１〜＾２Ｍ−１の数は２倍の増加と
なる。そのため、チップ面積が増加すると共に、分圧用
抵抗Ｈの全体の値が人きくなってコンパレータＡ１〜Ａ
２Ｍ−１を構成するコンデンサへの充、放電に時間がか
かり、高速動作の障害になるという問題点があった。特
に、分圧用抵抗Ｒ及びコンパレータＡ１〜Ａ２Ｍ−１の
素子数が多くなると、各素子間の相対精度（ばらつき）
をより高精度に制限しなければ、動作速度が低下するた
め、ある一定の高速動作を得るためにはそれだけ製造ば
らつきのない高精度な素子の製造が必要となる。

本発明は、前記従来技術が持っていた問題点として、分
解能のビット数を１−げると回路構成素子数が著しく増
加し、これによってチップ面積が増加すると共に、動作
速度が低下するという点について解決したＡ／Ｉ）変換
回路を提供するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、複数の比較電
圧を出力する比較電圧生成回路と、前記複数の比較電圧
とアナログ入力電圧を比較する複数個のコンパレータと
、このコンパレータの出力信号をコード化してディジタ
ル信号を出力するエンコーダとを備えたＡ／Ｄ変換回路
において、抵抗及びスイッチを有し前記各比較電圧に所
定のオフセット電圧を持たせる切換回路と、前記ディジ
タル信号を一時保持するラッチ回路と、このラッチ回路
の出力と前記ディジタル信号を加算するアダー回路とを
設けたものである。

（作　用） 本発明によれば、以−ＬのようにＡ／Ｄ変換回路を構成
したので、切換回路は２種類の比較電圧を出力させるよ
うに働き、これら２種類の比較電圧がコンパレータ及び
エンコーダによってコート化すれ２種類のディジタル信
号が出力される。ラッチ回路は一方のディジタル信号を
保持し、この一方のディジタル信号と他方のディジタル
信号とが７グ一回路によって加算される。これによって
分解能のビット数が増加する。したがって、前記問題点
を除去できるのである。

（実施例） 第１図は本発明の第１の実施例を示すＡ／Ｄ変換回路の
構成図である。

このＡ／Ｄ変換回路は、Ｎビットの並列比例方式Ａ／Ｄ
変換回路であり、ＩＩ；較′市圧生成回路１０．切換回
路１１，１２、　コンパレータｆｊＲ］３．　　エンコ
ーダ１４゜ラッチ回路１５、及びアダー回路１６を備え
ている。

比較電圧生成回路ｌＯは、基準電圧ＶＲを複数分圧して
その各分圧電属を比較Ｉｌｌ圧として出力する回路であ
り、直列接続された２Ｎ個の等１７い分圧用抵抗Ｒ１−
Ｒ２Ｈで構成されている。名分圧用抵抗Ｒ１〜Ｒ２Ｎの
分圧点には、比較電圧ｖ１〜Ｖ２Ｎがそれぞれ現われる
。

切換回路１１．１２は、比較′電圧ｖ１〜Ｖ２Ｎに所定
のオフセット電圧（例えば、分解能１．ＳＢ／２　）を
持たせる回路である。−・方の９１換回路１１は、分圧
用抵抗Ｒ１の１７２の抵抗（ｆｉを有する１１！；抗ｒ
と、切換スイッチＳＷＩ　とを共え、該Ｊｌｔ、抗ｒが
分圧用抵抗Ｒ１，Ｒ２間の分圧点に接続され、さらにそ
の抵抗ｒ、Ｒ１とグランドとの間にＳ、１１換スイツチ
ＳＷＩが接続されている。切換スイッチＳＷＩは、一方
の端子５ＷＩａ側に切換わると分圧用抵抗Ｒ１を接地し
、他方の端子５Ｗｌｂ側に切換わると抵抗ｒを接地する
また、他方の切換回路１２は、前記抵抗ｒと同一の抵抗
値を有する抵抗ｒと、切換スイッチＳＷ２を具え、抵抗
ｒが分圧用抵抗Ｒ２”に接続され、さらにその抵抗ｒ　
、　Ｒ２Ｈと基準電圧ＶＲとの間に切換スイッチＳＷ２
が接続されている。切換スイッチＳＷ２は、一方の端子
５Ｗ２ａ側に切換わると分圧用抵抗Ｒ２Ｎに）、（準電
圧ＶＲを印加し、他方の端子５Ｗ２ｂ側に切換わると抵
抗ｒに基準電圧ＶＲを印加する。

コンパレータ部１３は、複数の比較電圧Ｖｌ〜Ｖ２Ｎ　
とアナログ電圧ＶＴとを比較してそれに応じた出力信号
を出力するもので、コンデンサ及び差動アンプ等からな
る２Ｎ個のコンパレータＡ１〜Ａ２Ｎ　で構成されてい
る。

エンコーダ１４は、コンパレータ部１３の出力側に接続
され、そのコンパレータ部１３の出力信号をコード化し
て２１１個のディジタル信号３２０〜３２Ｎ−１ヲＩＨ
力スル回路テアリ、（２Ｎ−２）個（７）　ＥＸＯＲゲ
ートＥ１〜Ｅ２Ｎ−１と、Ｎ個のＯＲゲー）Ｇｌ〜ＧＮ
とで構成されている。また、エンコーダ１４は、最下位
ビットのコンパレータＡ２”からり−えられるオーバレ
ンジ（ＯＶＲ）出力Ｓをそのまま出力する。このオーバ
レンジ出力Ｓは、アナログ入力電圧ＶＩが（ＶＲ−ＬＳ
Ｂ／２）　ヨり大きイトきニ、コンパＬ／　−））　Ａ
２Ｎが論理１１１１１となって発生する信号である。

エンコーダ１４の出力側にはラッチ回路１５及びアダー
回路１６が接続されている。ラッチ回路１５は、ＯＲゲ
ート０１〜ＧＮの出力であるディジタル信号Ｓ２０〜Ｓ
２ト１　を一時保持してその信号をアダー回路１６に与
える回路であり、Ｄ型フリップフロップ等で構成される
。アダー回路１Ｂは、ラッチ回路１５の出力とＯＲゲー
）Ｇｌ”ＧＮの出力とを加算して（２０〜２Ｎ）個のデ
ィジタル信号ＶＯを出力する回路であり、ＥＸＯＲゲー
ト、論理積ゲート回路（ＡＮＤゲート）等で構成される
。

以」二のように構成されるへ／口変換回路の動作を、第
３図および第４図のＡ／口変換特性図を参照しつつ説明
する。

ここで、説明を筒単にするために、Ａ／口変換回路は４
ビツト用で構成され、アナログ入力電圧ｖ１の範囲（フ
ルスケールレンジＦＳＲ）が８ｖ、分解能ＬＳＢがｔＶ
と仮定する。４ビツト用のＡ／Ｄ変換回路では。

分圧用抵抗ＲＩ　ＮＨ４Ｎ　＝Ｒ１−Ｒ８基準電圧Ｖｌ
−Ｖ２Ｎ　＝Ｖ１−ＶＢ コンパレータＡｌ−Ａ２Ｎ　＝Ａ１〜Ａ８ＥＸＯＲＥＩ
　〜Ｆ２Ｎ−１＝Ｅ１〜Ｅ７ＯＲゲートＧＩ　ＮＧＮ＝
　Ｇ１−Ｇ３ディジタル信号Ｓ２０〜５２Ｎ−１＝５２
０〜Ｓ２２出力信号ｖＯ数−２０〜２３個 となる。

先ず、一方の切換スイッチＳＷ１を端子５Ｗｌａ側へ、
他方の切換スイッチＳＷ２を端子５Ｗ２ａ側へそれぞれ
切換えておき、アナログ入力電圧Ｖｌｌ〜ＶＩ５　　（
但１．、Ｏ≦ＶＩＩ　＜Ｖｌ２　＜Ｖｌ３　＜Ｖｌ４　
＜Ｖｌ５＜８）を入力する。すると、比較電圧生成回路
１０の各分圧点に比較電圧ｖ１〜ｖ８が現われ、これが
アナログ入力電圧ＶＩＩ−ＶＩ５と共に各コンパレータ
Ａ１〜Ａ８に与えられる。各コへパレータＡ１−八８は
２人力を比較り、　Ｖｌｌ　〜ＶＩ５　＞Ｖｌ　〜Ｖ８
（７）トきに論理゛１”の信号を、ＶＴＩ　〜ＶＩ５　
＜Ｖｌ〜ｖ８のときに論理゛Ｏ°”の信号をそれぞれ出
力してエンコーダ１４のＥＸＯＲゲートＥ１〜Ｅ７にｌ
ｊ−える。

各ＥＸＯＲゲートＥＩ〜Ｆ７は２人力が異なるときに論
理“１″の信号を、２人力が同一のときに論理“０″の
信号をそれぞれ出力してＯＲゲートＧｌ〜Ｇ３に与える
。ＯＲゲー）Ｇｌ〜Ｇ３は複数の入力のうち一つ以−１
−が論理゛ｌ′であれば出力が論理″ｌ”になるため、
このＯＲゲートＧＩ〜Ｇ３から３ビツトの出力コードを
有するディジタル信号５２０−９２２が出力される。す
ると、ラッチ回路１５はディジタル信号Ｓ２０〜Ｓ２２
　をラッチする。このような３ビツト量子化Ａ／Ｄ変換
特性が第３図の実線曲線Ａで示されている。

次に、各切換スイッチＳＷＩ、ＳＷ２を端子５Ｗ１ｂ、
５Ｗ２ｂ側にそれぞれ切換える。すると、比較電圧生成
回路１０の各分圧点には、前記比較電圧値よりＬＳＢ／
２　（＝０．５Ｖ）だけオフセントした比較電圧が現わ
れ、これがアナログ入力電圧ＶＴＩ〜ＶＩ５と共に各コ
ンパレータＡｌ−Ａ３にＩＪ−えられる。コンパ１ル −タＡ　Ｉ−Ａ８にケえられた比較電圧は、前記と同様
にしてアナログ入力電圧Ｖｌｌ−ＶＩ５と比較された後
、エンコーダ１４によって３ビットの出力コードに変換
され、そのディジタル信号ｓ２０〜Ｓ２２がアダー回路
１６にゲえられる。このようなＡ／Ｄ変換特性が第３図
の破線曲線Ｂで示されている。

アダー回路１Ｇは、ラッチ回路１５の出方とオフセット
後のディジタル信号Ｓ２０〜Ｓ２２　とを加算し、次の
３ビ’７　ト／　４ビット変換真理値表で示すような４
ビツト２０〜２３のディジタル信号ｖｏを出力する。

３ビツト／４ビツト変換真理値表 ｍＬ、エンコーダ出力 コ　−　ド（１）；第３図の実線曲線 Ａの出力コード エンコーダ出力 コ　−　ド（２）；第３図の破線曲線 Ｂの出力コード Ｓ；オーバレンジＯＶＲ出力 ｖＯコード；アダー回路Ｉ６の出力コード このような４ビンｒ　＆を予後のＡ／Ｄ変換特性が第４
図に示されている。

本実施例では、次のような利点がある。

（１）例えば、分解能ＬＳＢ　８ビツトを本実施例の方
式を用いてビット数Ｎ＝７で実現する場合、従来回路で
はコンパレータが２８−１＝　２５５個、分圧用抵抗が
２Ｂ　＝　２５８個必要であるのに対し、本実施例の回
路ではコンパレータが１２８個、分圧用抵抗が１３１個
となる。

コンパレータ１個の平面占有面積を２９１２０　ｐ、ｔ
ａ？（８０ｇＸ３８４　ＩＬ）　、分圧用抵抗１個の平
面占有面積を１２８００　ｐ、ｍ２（８０μＸｌ８０　
ｐＬ）とすると、従来回路で８ビツトを構成すると、全
コンパレータ及び分圧用抵抗の平面占有面積が約１０．
７ｍｍ２　となる。これに対し、本実施例の回路におけ
る全コンパレータ及び分圧用抵抗の平面占有面積は約５
．４ｍｍ２となる。また、新たに増えるラッチ回路１５
及びアダー回路１６の平面占有面積は、１４４０００Ｉ
Ｌ腸２（１２０川Ｘ１２００ｐＬ）であるため、面積比
が約１／２となり、集積回路（ＩＣ）化した場合、大幅
にチップ面積を減少させることができる。

また、基板（ボード）−Ｌで分解能８ビツトのＡ／＋１
変換回路を組立てる場合においても、本実施例の回路を
使用すれば、前記と同様に従来回路に比べて部品数を半
分に減少させることができる。

（２）従来回路では、分解能ＬＳＢが」−ってくると、
分圧用抵抗が直列接続されているため、全体の他抵抗値
が大きくなり、コンパレータを構成するコンデンサへの
充、放電に時間がかかるようになる。これに対して本実
施例では、分圧用の抵抗値が従来の１７２でよいため、
コンデンサへの充、放電の時間が従来の１／２となり、
高速動作させる場合に右利となる。

第５図は本発明の第２の実施例を示すＡ／Ｄ変換回路の
構成図である。

このＡ／Ｅｌ変換回路がｆＪＳｌの実施例と異なる点は
、切換回路２１．２２の回路構成が異なることである。

すなわち、−力のｖ１換回路２１では、直列接続された
分圧用抵抗Ｒ１及びスイッチＳＷ２１と、直列接続され
た抵抗Ｒ及びスイッチ５Ｗ２２とが、分圧用抵抗Ｒ２と
グランドとの間に並列に接続されている。

他方の切換回路２２では、切換スイッチ聞２の端子５Ｗ
２ｂと分圧用抵抗Ｒ２Ｎ　との間に、並列接続された２
個の抵抗Ｒ，Ｒが接続されている。さらに、分圧用抵抗
Ｒ２Ｎが切換スイッチ聞２の端子５Ｗ２ａに接続され、
その切換スイッチＳＷ２を介して抵抗Ｒ１Ｒまたは分圧
用抵抗１’１２Ｎに基準電圧ＶＲが印加される構成にな
っている。ここで、す１換スイツチ２１．２２内の谷抵
抗Ｒは、分圧用抵抗Ｒ１−Ｒ２Ｎと同一・の抵抗値であ
る。

以にの構成において、先ずスイッチＳＷ２１をオンする
と共に、切換スイッチＳＷ２を端子５Ｗ２ａ側に切換え
、アナログ入力電圧Ｖｌをディジタル信号に変換する。

これは第１の実施例と同様の動作となる。次に、基準電
圧をＬＳＢ／２だけオフセットするために、スイッチ５
１１１２２もオン状態にすると共に、切換スイッチＳＷ
２を端子Ｓす２ｂ側に切換える。すると、一方の切換回
路２１ではその抵抗値がＲ／２となって第１の実施例の
抵抗ｒと等しくなり、さらに他方の切換回路２２の抵抗
値もＲ／２となって第１の実施例の抵抗ｒと等しくなる
。そのため、第１の実施例と同様のディジタル変換動作
が行なわれる。

このＡ／Ｄ変換変格回路点は、比較電圧生成回路ｌＯ及
び切換回路２１．２２中の各抵抗Ｒ１〜Ｒ２Ｎ　、　Ｒ
を全て同一抵抗値としたことである。そのため、これら
を集積回路化する場合、ポリシリコン抵抗等で全て同一
形状にパターニングでき、これによって各抵抗間の相対
精度、すなわちばらつきを小さくして動作速度の向−１
−が計れる。

ｌに のＡ／Ｄ変換回路において、アナログ入力電圧ｖ■が盲
点信号のような交流信ｔ）であり、これをディジタル信
−）に変換する場合は、第５図に示すように、所定の時
間だけアナログ入力端子Ｖｌを抽出、保持するサンプル
・ホールド回路３０をコンパレータＡ１〜Ａ２Ｎの入力
端に接続するようにしてもよい。

アナログ入力電圧Ｖｌが前記のような交流信号の場合、
Ａ／Ｄ変換の最中にその交流信号が変化すると、正確な
４７口変換が不可能となる。そこで、サンプル−ホール
ド回路３０を設ければ、このサンプル・ホールド回路３
０はＡ／Ｄ変換変格回路けるアナログ回路（比較電圧生
成回路ＩＯ及びコンパレータ部１３）の動作が終ｒする
まで、アナログ入力電圧Ｖｌを一定の値に保持するため
、ｉＥ確なＡ／Ｄ変換が行える。

なお、−に記実施例において、比較電圧生成回路１０、
切換回路１１，１２，２１，２２、　エンコーダ１４等
は、図示以外の回路構成に変形することが可能である。

（発明の効果） 以」二詳細に説明したように、本発明によれば、切換回
路、ラッチ回路及びアダー回路を設けたので、従来のも
のに比べて回路構成素子数の大幅な低減と、それにとも
なうチップ面積の減少、および動作速度の向上が計れる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＡ／Ｄ変換変格回
路成図、第２図は従来のＡ／Ｄ変換変格回路成図、第３
図および第４図は第１図の３ビツトおよび４ビツトの量
イ化Ａ／Ｄ変換特性図、第５図は本発明の第２の実施例
を示すへ／口変換回路の構成図である。 １０・・・・・・比較電圧生成回路、１１，１２，２１
．２２・・・・・・切換ＩＴ［８，１３・・・・・・コ
ンパレータ部、　１４・・・・・・エンコーダ、１５・
・・・・・ラッチ回路、１Ｂ・・・・・・アダー回路、
Ｒ１〜Ｒ２Ｎ・・・・・・分圧用抵抗、ｒ、Ｒ・・・・
・・抵抗、Ｓ讐１．ＳＷ２，５Ｗ２１，５Ｗ２２・・・
・・・スイッチ。 −トー王トＲロー■ 一’）３択１］−ｆ

Claims (1)

1. 【特許請求の範囲】 基準電圧を複数分圧してその各分圧電圧を比較電圧とし
   て出力する比較電圧生成回路と、前記複数の比較電圧と
   アナログ入力電圧を比較してそれに応じた出力信号を出
   力する複数個のコンパレータと、前記出力信号をコード
   化してディジタル信号を出力するエンコーダとを備えた
   Ａ／Ｄ変換回路において、 抵抗及びスイッチを有し前記各比較電圧に所定のオフセ
   ット電圧を持たせる切換回路と、 前記ディジタル信号を一時保持するラッチ回路と、 このラッチ回路の出力と前記ディジタル信号を加算する
   アダー回路とを設けたことを特徴とするＡ／Ｄ変換回路
   。