JPS628954B2 - - Google Patents
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- JPS628954B2 JPS628954B2 JP53066965A JP6696578A JPS628954B2 JP S628954 B2 JPS628954 B2 JP S628954B2 JP 53066965 A JP53066965 A JP 53066965A JP 6696578 A JP6696578 A JP 6696578A JP S628954 B2 JPS628954 B2 JP S628954B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type semiconductor
- layer
- gate insulating
- bsmisfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法、特に絶縁
ゲート電界効果トランジスタを製造する方法に関
するものである。
ゲート電界効果トランジスタを製造する方法に関
するものである。
従来の絶縁ゲート電界効果トランジスタ（以下
「MISFET」という。）においては、その高周波
特性の良否を決定する主要な要因の一つは、
MISFETのソース・ドレイン間の半導体層表面
に形成されるチヤネルの長さであり、一般にこの
チヤネルの長さが短いほど高周波特性は良好とな
る。しかしながら、チヤネルを短くした場合に
は、チヤネル領域の空乏層の拡がりによるパンチ
スルー現象が発生しやすく、しかも相互コンダク
タンスのバイアス電圧による変動が大きくなり、
さらにしきい値電圧が変動するなどの難点が生じ
るので、チヤネルの長さを余り短くすることはで
きなかつた。更にまた、上記構造を有する
MISFETを用いて集積回路を構成する場合に
は、素子占有面積がほぼソース、ドレイン及びゲ
ート電極の面積により決まるので、素子占有面積
を小さくするためには、上記各電極の面積を小さ
くすることが必要であるが、これは製造技術上の
制約を受けるという問題がある。
「MISFET」という。）においては、その高周波
特性の良否を決定する主要な要因の一つは、
MISFETのソース・ドレイン間の半導体層表面
に形成されるチヤネルの長さであり、一般にこの
チヤネルの長さが短いほど高周波特性は良好とな
る。しかしながら、チヤネルを短くした場合に
は、チヤネル領域の空乏層の拡がりによるパンチ
スルー現象が発生しやすく、しかも相互コンダク
タンスのバイアス電圧による変動が大きくなり、
さらにしきい値電圧が変動するなどの難点が生じ
るので、チヤネルの長さを余り短くすることはで
きなかつた。更にまた、上記構造を有する
MISFETを用いて集積回路を構成する場合に
は、素子占有面積がほぼソース、ドレイン及びゲ
ート電極の面積により決まるので、素子占有面積
を小さくするためには、上記各電極の面積を小さ
くすることが必要であるが、これは製造技術上の
制約を受けるという問題がある。
上記のような従来のMISFETの問題点を解決
したものとしてすでに、高周波動作が可能で、し
かも高密度の集積が可能となる新規な構造及び動
作原理を有するMISFETが提案されており、こ
れは、ソース領域が半導体内に埋め込まれた構造
を有することからBSMISFET（Baried Source
Metal Insulator Semiconductor Field Effect
Transistorの頭文字である。）と称されている。
したものとしてすでに、高周波動作が可能で、し
かも高密度の集積が可能となる新規な構造及び動
作原理を有するMISFETが提案されており、こ
れは、ソース領域が半導体内に埋め込まれた構造
を有することからBSMISFET（Baried Source
Metal Insulator Semiconductor Field Effect
Transistorの頭文字である。）と称されている。
第１図は、先行技術によるBSMISFETの断面
図である。第１図において、１はＮ型半導体基
板、２はＮ型半導体基板１上にエピタキシヤル成
長法などにより形成されたＰ型半導体層、３はＰ
型半導体層２の主表面上に形成されたゲート絶縁
層、４はゲート絶縁層３上に設けられたゲート電
極、５はＰ型半導体層２の主表面領域に上記ゲー
ト絶縁層３に隣接して形成されたＮ型ドレイン領
域、６はドレイン領域５上に設けられたドレイン
電極、７はゲート絶縁層３直下の半導体基板１と
半導体層２との境界領域に設けられたN+型ソー
ス領域である。このようにソース領域７が半導体
内に埋め込まれているので、BSMISFETは従来
のMISFETとは異なる動作をする。
図である。第１図において、１はＮ型半導体基
板、２はＮ型半導体基板１上にエピタキシヤル成
長法などにより形成されたＰ型半導体層、３はＰ
型半導体層２の主表面上に形成されたゲート絶縁
層、４はゲート絶縁層３上に設けられたゲート電
極、５はＰ型半導体層２の主表面領域に上記ゲー
ト絶縁層３に隣接して形成されたＮ型ドレイン領
域、６はドレイン領域５上に設けられたドレイン
電極、７はゲート絶縁層３直下の半導体基板１と
半導体層２との境界領域に設けられたN+型ソー
ス領域である。このようにソース領域７が半導体
内に埋め込まれているので、BSMISFETは従来
のMISFETとは異なる動作をする。
次に、第１図に示した先行技術による
BSMISFETの動作原理について説明する。ま
ず、ゲート電圧が印加されていない場合において
は、ゲート絶縁層３直下の半導体内部方向に対す
るエネルギーバンド構造は第２図Ａに示すように
なつており、他方ゲート電圧ＶGが印加された場
合においては、エネルギーバンド構造は第２図Ｂ
に示すように変化し、ゲート絶縁層３直下のＰ型
半導体層２の表面領域に空乏層が形成される。従
つてＰ型半導体層２に対し逆バイアスになる如く
にドレイン領域５をバイアスし、更にゲート電極
４にＮ型半導体基板１に対し正の電圧ＶGを印加
することにより、空乏層は半導体内部方向に向つ
てＰ型半導体層２中を拡がり、埋め込まれたソー
ス領域７に達する。該空乏層がソース領域７に達
すると、ソース領域７から空乏層中にキヤリヤが
注入されることになる。この注入されるキヤリヤ
の量は当然ゲート電圧ＶGに関係する。注入され
たキヤリヤは、まずゲート電界によつて加速され
て空乏層中を走行しＰ型半導体層２とゲート絶縁
層３との界面に近づくとドレイン電界に引つぱら
れてドレイン領域５に流れ込むことになる。
BSMISFETの動作原理について説明する。ま
ず、ゲート電圧が印加されていない場合において
は、ゲート絶縁層３直下の半導体内部方向に対す
るエネルギーバンド構造は第２図Ａに示すように
なつており、他方ゲート電圧ＶGが印加された場
合においては、エネルギーバンド構造は第２図Ｂ
に示すように変化し、ゲート絶縁層３直下のＰ型
半導体層２の表面領域に空乏層が形成される。従
つてＰ型半導体層２に対し逆バイアスになる如く
にドレイン領域５をバイアスし、更にゲート電極
４にＮ型半導体基板１に対し正の電圧ＶGを印加
することにより、空乏層は半導体内部方向に向つ
てＰ型半導体層２中を拡がり、埋め込まれたソー
ス領域７に達する。該空乏層がソース領域７に達
すると、ソース領域７から空乏層中にキヤリヤが
注入されることになる。この注入されるキヤリヤ
の量は当然ゲート電圧ＶGに関係する。注入され
たキヤリヤは、まずゲート電界によつて加速され
て空乏層中を走行しＰ型半導体層２とゲート絶縁
層３との界面に近づくとドレイン電界に引つぱら
れてドレイン領域５に流れ込むことになる。
上記の説明から明らかな如くに、ソース領域７
から空乏層中へのキヤリヤの注入は、空乏層がソ
ース領域７に達すると、ゲート絶縁層３直下のソ
ース領域７とＰ型半導体層２とで形成されている
PN接合が順方向にバイアスされて、その結果、
ソース領域７から空乏層中にキヤリヤが流れ出す
ものである。このため、キヤリヤの量はゲート電
圧によつて制御され、ドレイン電圧によらないこ
とからBSMISFETのドレイン電圧−電流特性は
第３図に示すように従来のMISFETと類似の特
性を示すことになる。ただし、BSMISFETにお
いては、第３図に記号ＶOFで示すところのオフセ
ツト電圧が生ずるが、このオフセツト電圧はゲー
ト絶縁層３直下のＰ型半導体層２の不純物濃度Ｎ
A及びゲート絶縁層３からソース領域７までの深
さｄを適当に選ぶことにより、ほぼ零電圧に近づ
けることも可能である。オフセツト電圧ＶOFと不
純物濃度ＮA及びゲート絶縁層３からソース領域
７までの深さｄとの関係は、ゲートコントロール
ド・ダイオードの理論から近似的に次式で与えら
れる。
から空乏層中へのキヤリヤの注入は、空乏層がソ
ース領域７に達すると、ゲート絶縁層３直下のソ
ース領域７とＰ型半導体層２とで形成されている
PN接合が順方向にバイアスされて、その結果、
ソース領域７から空乏層中にキヤリヤが流れ出す
ものである。このため、キヤリヤの量はゲート電
圧によつて制御され、ドレイン電圧によらないこ
とからBSMISFETのドレイン電圧−電流特性は
第３図に示すように従来のMISFETと類似の特
性を示すことになる。ただし、BSMISFETにお
いては、第３図に記号ＶOFで示すところのオフセ
ツト電圧が生ずるが、このオフセツト電圧はゲー
ト絶縁層３直下のＰ型半導体層２の不純物濃度Ｎ
A及びゲート絶縁層３からソース領域７までの深
さｄを適当に選ぶことにより、ほぼ零電圧に近づ
けることも可能である。オフセツト電圧ＶOFと不
純物濃度ＮA及びゲート絶縁層３からソース領域
７までの深さｄとの関係は、ゲートコントロール
ド・ダイオードの理論から近似的に次式で与えら
れる。
ＶOF＝ｑＮＡ／２Ｋｓε０d2−２φF
ここで、φFはゲート絶縁層直下の半導体層の
フエルミポテンシヤル、ｑは電子の電荷量、Ks
は半導体層の比誘電率、ε０は真空中の誘電率で
ある。
フエルミポテンシヤル、ｑは電子の電荷量、Ks
は半導体層の比誘電率、ε０は真空中の誘電率で
ある。
上記の説明から明らかな如くBSMISFETにお
けるキヤリヤの流れは、パンチスルーダイオード
におけるキヤリヤの流れと基本的には同じであ
り、パンチスルー電流をゲート電圧によつて制御
したものであるといえる。従つてドレイン電流は
空間電荷制限電流であるので、温度変化による影
響を受けない。また、BSMISFETにおいては、
キヤリヤがゲート電界及びドレイン電界による飽
和ドリフト速度でソース・ドレイン間の空乏層中
を走行するので走行時間が極めて小さいこと、更
にまた、キヤリヤの蓄積効果が生じないことなど
により高速動作に適しているものといえる。
けるキヤリヤの流れは、パンチスルーダイオード
におけるキヤリヤの流れと基本的には同じであ
り、パンチスルー電流をゲート電圧によつて制御
したものであるといえる。従つてドレイン電流は
空間電荷制限電流であるので、温度変化による影
響を受けない。また、BSMISFETにおいては、
キヤリヤがゲート電界及びドレイン電界による飽
和ドリフト速度でソース・ドレイン間の空乏層中
を走行するので走行時間が極めて小さいこと、更
にまた、キヤリヤの蓄積効果が生じないことなど
により高速動作に適しているものといえる。
ところが、BSMISFETにおいては、ゲート絶
縁層３直下のＰ型半導体層２の不純物濃度ＮA及
びゲート絶縁層３からソース領域７までの深さｄ
によつて、その特性が大きく変動するので、特性
の制御がむずかしく、特性の揃つたBSMISFET
を再現性よく製造することが困難であるという問
題があつた。
縁層３直下のＰ型半導体層２の不純物濃度ＮA及
びゲート絶縁層３からソース領域７までの深さｄ
によつて、その特性が大きく変動するので、特性
の制御がむずかしく、特性の揃つたBSMISFET
を再現性よく製造することが困難であるという問
題があつた。
この発明は、上述のような従来の問題を解決す
るためになされたもので、特性の揃つた
BSMISFETを容易に製造できる半導体装置の製
造方法を提供することを目的とする。
るためになされたもので、特性の揃つた
BSMISFETを容易に製造できる半導体装置の製
造方法を提供することを目的とする。
第４図は、この発明の一実施例の半導体装置の
製造方法により製造されたBSMISFETの基本的
な構造を示し、第４図において、第１図と同一符
号は同一のものを示し、１１は抵比抵抗のＮ型半
導体基板、１２は該Ｎ型半導体基板１１上にエピ
タキシヤル成長法により形成された高比抵抗のＮ
型半導体層（ソース領域）、１３ａは上記Ｎ型半
導体層１２の主表面領域に拡散により形成された
第１のＰ型半導体領域、１３ｂは第１のＰ型半導
体領域１３ａに隣接してＮ型半導体層１２の主表
面領域にボロンなどのＰ型不純物をイオン注入し
て形成された第２のＰ型半導体領域、５は第１の
Ｐ型半導体領域１３ａ中にヒ素などを拡散して形
成された低比抵抗のＮ型ドレイン領域、３は第２
のＰ型半導体領域１３ｂの表面から第１のＰ型半
導体領域１３ａ上に延在すると共にＮ型ドレイン
領域５に隣接するように形成されたゲート絶縁層
である。なお、第１のＰ型半導体領域１３ａと第
２のＰ型半導体領域１３ｂとは合体してＰ型半導
体領域１３を構成している。
製造方法により製造されたBSMISFETの基本的
な構造を示し、第４図において、第１図と同一符
号は同一のものを示し、１１は抵比抵抗のＮ型半
導体基板、１２は該Ｎ型半導体基板１１上にエピ
タキシヤル成長法により形成された高比抵抗のＮ
型半導体層（ソース領域）、１３ａは上記Ｎ型半
導体層１２の主表面領域に拡散により形成された
第１のＰ型半導体領域、１３ｂは第１のＰ型半導
体領域１３ａに隣接してＮ型半導体層１２の主表
面領域にボロンなどのＰ型不純物をイオン注入し
て形成された第２のＰ型半導体領域、５は第１の
Ｐ型半導体領域１３ａ中にヒ素などを拡散して形
成された低比抵抗のＮ型ドレイン領域、３は第２
のＰ型半導体領域１３ｂの表面から第１のＰ型半
導体領域１３ａ上に延在すると共にＮ型ドレイン
領域５に隣接するように形成されたゲート絶縁層
である。なお、第１のＰ型半導体領域１３ａと第
２のＰ型半導体領域１３ｂとは合体してＰ型半導
体領域１３を構成している。
次に、この発明の一実施例によるBSMISFET
の製造方法の一例を第６図を用いて工程順に説明
する。
の製造方法の一例を第６図を用いて工程順に説明
する。
まず、第６図Ａに示す如く、結晶軸＜100＞比
抵抗0.005Ω・cmのSb不純物ドープのＮ型半導体
基板１１の一主面上に、比抵抗２〜４Ω・cmで厚
さ３〜６μｍのＮ型半導体層１２をエピタキシヤ
ル法により形成する。引き続いて、Ｎ型半導体層
１２の主表面に熱酸化法で二酸化珪素膜３１を
1000Å程度形成し、更にこの上に重ねて窒化硅素
膜３２を1000〜2000Å気相成長法により形成す
る。
抵抗0.005Ω・cmのSb不純物ドープのＮ型半導体
基板１１の一主面上に、比抵抗２〜４Ω・cmで厚
さ３〜６μｍのＮ型半導体層１２をエピタキシヤ
ル法により形成する。引き続いて、Ｎ型半導体層
１２の主表面に熱酸化法で二酸化珪素膜３１を
1000Å程度形成し、更にこの上に重ねて窒化硅素
膜３２を1000〜2000Å気相成長法により形成す
る。
次に、第６図Ｂに示す如く、最終的に
BSMISFETのゲート及びドレイン領域となる予
定領域のみに上記窒化硅素膜３２及び二酸化硅素
膜３１が残るように、これらを公知の方法でパタ
ーンニングし、その後残つた上記窒化硅素膜３２
をマスクとして上記Ｎ形半導体層１２にB+イオ
ンを30〜50KeVで１×1013〜１×1014／cm2程度注
入して分離用のＰ型半導体領域３３を形成する。
BSMISFETのゲート及びドレイン領域となる予
定領域のみに上記窒化硅素膜３２及び二酸化硅素
膜３１が残るように、これらを公知の方法でパタ
ーンニングし、その後残つた上記窒化硅素膜３２
をマスクとして上記Ｎ形半導体層１２にB+イオ
ンを30〜50KeVで１×1013〜１×1014／cm2程度注
入して分離用のＰ型半導体領域３３を形成する。
次に、第６図Ｃに示す如く、高温酸化雰囲気中
で酸化を行ない、厚さ0.6〜1.0μｍの二酸化硅素
膜３４を形成する。このとき、窒化硅素膜３２は
酸素原子マスクするため、この窒化硅素膜３２直
下の領域は酸化されない。
で酸化を行ない、厚さ0.6〜1.0μｍの二酸化硅素
膜３４を形成する。このとき、窒化硅素膜３２は
酸素原子マスクするため、この窒化硅素膜３２直
下の領域は酸化されない。
次に、第６図Ｄに示す如く、ドレイン領域形成
予定領域上の窒化硅素膜３２及びその下の二酸化
硅素膜３１に公知の方法で窓をあけ、その窓から
B+イオンを30〜50KeVで1012〜1013／cm2程度注入
する。このときのB+イオン注入のドーズ量は、
BSMISFETのしきい値電圧及びソース・ドレイ
ン間のパンチスルー電圧を考慮して決める必要が
ある。続いて、窒素雰囲気中で接合深さが２〜３
μｍになるように熱拡散してＰ型半導体領域１３
ａを形成する。その後、上記Ｐ型半導体領域１３
ａ内にAs+イオンを50KeVで１×1015〜５×
1016／cm2程度注入してドレイン領域５となるＮ型
半導体領域を形成する。ここでAs+イオンを用い
る理由は、その後の熱処理工程において不純物が
深く拡散するのを防止するためであり、このAs+
イオンの代わりにSb+イオンを用いてもよい。な
お、As+イオン注入後窒素雰囲気中でアニール処
理を行なうことが望ましい。
予定領域上の窒化硅素膜３２及びその下の二酸化
硅素膜３１に公知の方法で窓をあけ、その窓から
B+イオンを30〜50KeVで1012〜1013／cm2程度注入
する。このときのB+イオン注入のドーズ量は、
BSMISFETのしきい値電圧及びソース・ドレイ
ン間のパンチスルー電圧を考慮して決める必要が
ある。続いて、窒素雰囲気中で接合深さが２〜３
μｍになるように熱拡散してＰ型半導体領域１３
ａを形成する。その後、上記Ｐ型半導体領域１３
ａ内にAs+イオンを50KeVで１×1015〜５×
1016／cm2程度注入してドレイン領域５となるＮ型
半導体領域を形成する。ここでAs+イオンを用い
る理由は、その後の熱処理工程において不純物が
深く拡散するのを防止するためであり、このAs+
イオンの代わりにSb+イオンを用いてもよい。な
お、As+イオン注入後窒素雰囲気中でアニール処
理を行なうことが望ましい。
次に、第６図Ｅに示す如く、高温酸素雰囲気中
で酸化を行ない、先きに第６図Ｄで説明した窓の
部分に二酸化硅素膜３５を6000〜10000Å程度形
成する。続いて、窒化硅素膜３２及びその下の二
酸化硅素膜３１を除去した後、熱酸化を行なつて
ゲート絶縁層３を1000Å程度形成する。更に続い
て、このゲート絶縁層３を通してB+イオンを注
入してＰ型半導体領域１３ｂを形成する。このと
き、イオンの注入エネルギー量及び注入量を、第
７図に示す如く注入量のピーク値がＮ型半導体層
１２の内部に位置し、しかもそのピーク値の不純
物濃度がその深さにおけるＰ型半導体領域１３ａ
の不純物濃度とほぼ等しくなる如くに制御するこ
とが望ましい。
で酸化を行ない、先きに第６図Ｄで説明した窓の
部分に二酸化硅素膜３５を6000〜10000Å程度形
成する。続いて、窒化硅素膜３２及びその下の二
酸化硅素膜３１を除去した後、熱酸化を行なつて
ゲート絶縁層３を1000Å程度形成する。更に続い
て、このゲート絶縁層３を通してB+イオンを注
入してＰ型半導体領域１３ｂを形成する。このと
き、イオンの注入エネルギー量及び注入量を、第
７図に示す如く注入量のピーク値がＮ型半導体層
１２の内部に位置し、しかもそのピーク値の不純
物濃度がその深さにおけるＰ型半導体領域１３ａ
の不純物濃度とほぼ等しくなる如くに制御するこ
とが望ましい。
次に、第６図Ｆに示す如く、ゲート絶縁層３の
上部に気相成長法により多結晶硅素層３６を4000
〜5000Å被着形成した後、公知の方法でこれをパ
ターニングし、続いて全面にリンを熱拡散する。
なお、上記多結晶硅素層３６のパターンニング工
程において、第６図Ｆに示す如く多結晶硅素層３
６の端部が、上記二酸化硅素膜３５の端部と接す
るように制御することが望ましい。
上部に気相成長法により多結晶硅素層３６を4000
〜5000Å被着形成した後、公知の方法でこれをパ
ターニングし、続いて全面にリンを熱拡散する。
なお、上記多結晶硅素層３６のパターンニング工
程において、第６図Ｆに示す如く多結晶硅素層３
６の端部が、上記二酸化硅素膜３５の端部と接す
るように制御することが望ましい。
次に、第６図Ｇに示す如く、気相成長により全
面に二酸化硅素膜３７を形成した後、電極形成予
定領域にコンタクトホールを形成し、公知の電極
形成技術によりドレイン電極６及びゲート電極４
を設ける。なお、ソース電極（図示せず）は、半
導体基板１１の下面などに設けることができる。
面に二酸化硅素膜３７を形成した後、電極形成予
定領域にコンタクトホールを形成し、公知の電極
形成技術によりドレイン電極６及びゲート電極４
を設ける。なお、ソース電極（図示せず）は、半
導体基板１１の下面などに設けることができる。
このように、この実施例においては、Ｐ型半導
体領域１３の第２のＰ型半導体領域１３ｂつまり
BSMISFETの特性に大きな影響を及ぼすゲート
絶縁層３直下の部分をイオン注入により形成する
ようにしたので、イオン打込みエネルギーとイオ
ン注入のドーズ量とを独立に設定でき、これによ
り第２のＰ型半導体領域１３ｂの深さ（つまりゲ
ート絶縁層３からソース領域１２までの深さ）及
びその不純物濃度ＮAを容易に制御でき、再現性
を向上できる。更に、この方法では、Ｎ型半導体
層１２にＰ型不純物を導入することにより不純物
補償型のＰ型半導体領域をつくるものであるから
高比抵抗のＰ型半導体領域を容易に得ることがで
きる。
体領域１３の第２のＰ型半導体領域１３ｂつまり
BSMISFETの特性に大きな影響を及ぼすゲート
絶縁層３直下の部分をイオン注入により形成する
ようにしたので、イオン打込みエネルギーとイオ
ン注入のドーズ量とを独立に設定でき、これによ
り第２のＰ型半導体領域１３ｂの深さ（つまりゲ
ート絶縁層３からソース領域１２までの深さ）及
びその不純物濃度ＮAを容易に制御でき、再現性
を向上できる。更に、この方法では、Ｎ型半導体
層１２にＰ型不純物を導入することにより不純物
補償型のＰ型半導体領域をつくるものであるから
高比抵抗のＰ型半導体領域を容易に得ることがで
きる。
また、第５図は、この発明の方法を用いて製造
された他のBSMISFETを示す断面図である。こ
のBSMISFETにおいては、出発材料としてＰ型
半導体基板２２を用い、ソース領域となるＮ型半
導体層１２と該Ｐ型半導体基板２２との境界領域
であつて、ゲート絶縁層３直下の領域にN+型半
導体領域２３を設け、このN+型半導体領域２３
を含む半導体基板２１上にＮ型半導体層１２をエ
ピタキシヤル法で形成したものである。その他の
部分は第４図に示したBSMISFETと同じであ
る。このように構成することにより、Ｐ型半導体
基板２２とソース領域１２とを分離することがで
き、ソース領域１２の配線はN+型半導体領域２
３で行なうことができるので、例えばメモリ用集
積回路装置を構成する場合などに適している。
された他のBSMISFETを示す断面図である。こ
のBSMISFETにおいては、出発材料としてＰ型
半導体基板２２を用い、ソース領域となるＮ型半
導体層１２と該Ｐ型半導体基板２２との境界領域
であつて、ゲート絶縁層３直下の領域にN+型半
導体領域２３を設け、このN+型半導体領域２３
を含む半導体基板２１上にＮ型半導体層１２をエ
ピタキシヤル法で形成したものである。その他の
部分は第４図に示したBSMISFETと同じであ
る。このように構成することにより、Ｐ型半導体
基板２２とソース領域１２とを分離することがで
き、ソース領域１２の配線はN+型半導体領域２
３で行なうことができるので、例えばメモリ用集
積回路装置を構成する場合などに適している。
なお、上記BSMISFETの説明では各半導体領
域の導電型をＰ型あるいはＮ型に固定して説明し
たが、各半導体領域の導電型を上記BSMISFET
と逆にしてもよく、本発明を同様に実施できるこ
とは言うまでもない。
域の導電型をＰ型あるいはＮ型に固定して説明し
たが、各半導体領域の導電型を上記BSMISFET
と逆にしてもよく、本発明を同様に実施できるこ
とは言うまでもない。
以上述べたように、この発明によれば、ゲート
絶縁膜直下の、ゲート電圧によつて空乏層が生じ
る領域を、イオン注入により形成するようにした
ので、BSMISFETの特性を容易に制御でき、こ
れによりBSMISFETを再現性よく製造できる効
果がある。
絶縁膜直下の、ゲート電圧によつて空乏層が生じ
る領域を、イオン注入により形成するようにした
ので、BSMISFETの特性を容易に制御でき、こ
れによりBSMISFETを再現性よく製造できる効
果がある。
第１図は先行技術によるBSMISFETの断面
図、第２図はその動作を説明するためのエネルギ
ーバンド図、第３図は上記BSMISFETの特性
図、第４図は本発明の一実施例の方法により製造
されたBSMISFETの基本的な構成を示す断面
図、第５図は本発明の方法を用いて製造された他
のBSMISFETの断面図、第６図は本発明の一実
施例による半導体装置の製造方法を工程順に示す
断面図、第７図は第６図に示すBSMISFETのゲ
ート絶縁層直下の不純物分布を示す図である。 図中、３はゲート絶縁層、５はＮ型ドレイン領
域、１１，２１は半導体基板、１２は半導体層
（ソース領域）、１３は第１のＰ型半導体領域、１
３ｂはイオン注入により形成された高比抵抗の第
２のＰ型半導体領域である。なお図中同一符号は
同一又は相当部分を示す。
図、第２図はその動作を説明するためのエネルギ
ーバンド図、第３図は上記BSMISFETの特性
図、第４図は本発明の一実施例の方法により製造
されたBSMISFETの基本的な構成を示す断面
図、第５図は本発明の方法を用いて製造された他
のBSMISFETの断面図、第６図は本発明の一実
施例による半導体装置の製造方法を工程順に示す
断面図、第７図は第６図に示すBSMISFETのゲ
ート絶縁層直下の不純物分布を示す図である。 図中、３はゲート絶縁層、５はＮ型ドレイン領
域、１１，２１は半導体基板、１２は半導体層
（ソース領域）、１３は第１のＰ型半導体領域、１
３ｂはイオン注入により形成された高比抵抗の第
２のＰ型半導体領域である。なお図中同一符号は
同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上にソース領域となる第１の導電
型の半導体層を形成する工程、 該半導体層の主表面の所定の領域に第２導電型
半導体分離領域を形成した後、該分離領域により
囲まれた部分に第１の第２導電型半導体領域を形
成する工程、 該第１の第２導電型半導体領域内に低比抵抗の
ドレイン領域を形成する工程、 上記分離領域に囲まれた部分にその一部が上記
ドレイン領域と重なるようゲート絶縁層を形成す
る工程、 該ゲート絶縁層を通してイオン注入して上記半
導体層の主表面に上記第１の第２導電型半導体領
域と接するよう高比抵抗の第２の第２導電型半導
体領域を形成する工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6696578A JPS54158178A (en) | 1978-06-02 | 1978-06-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6696578A JPS54158178A (en) | 1978-06-02 | 1978-06-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54158178A JPS54158178A (en) | 1979-12-13 |
| JPS628954B2 true JPS628954B2 (ja) | 1987-02-25 |
Family
ID=13331235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6696578A Granted JPS54158178A (en) | 1978-06-02 | 1978-06-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54158178A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100472A (en) * | 1980-01-16 | 1981-08-12 | Ricoh Co Ltd | Semiconductor device |
-
1978
- 1978-06-02 JP JP6696578A patent/JPS54158178A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54158178A (en) | 1979-12-13 |
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