JPS6290959A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6290959A JPS6290959A JP60231557A JP23155785A JPS6290959A JP S6290959 A JPS6290959 A JP S6290959A JP 60231557 A JP60231557 A JP 60231557A JP 23155785 A JP23155785 A JP 23155785A JP S6290959 A JPS6290959 A JP S6290959A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electrodes
- semiconductor device
- electrode
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01204—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using temporary auxiliary members, e.g. using sacrificial coatings or handle substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子を高密度に実装することができる半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
従来の技術
メモリーやドライバー等の多数個の半導体素子を高密度
は実装する手段として、一般に回路基板上に前記半導体
素子を平面的に並べ搭載していた。
は実装する手段として、一般に回路基板上に前記半導体
素子を平面的に並べ搭載していた。
実装密度が最も高密度となり、実装歩留りが高いフィル
ムキャリヤ方式の例について第２図で説明する。
ムキャリヤ方式の例について第２図で説明する。
半導体素子はチップキャリヤやフラットパッケージと呼
ばれる容器に収納して取扱った方が良いが、実装面積や
実装体積の著しるしい増大を招くため、半導体素子をそ
のまま容器を用いないで実装すれば、この様な問題を解
決できる。第６図において、回路基板１はガラス入りエ
ポキシ基板あるいはセラミック基板で、多数個の半導体
素子を搭載するために、前記回路基板１はその配線が多
層構造となっている。
ばれる容器に収納して取扱った方が良いが、実装面積や
実装体積の著しるしい増大を招くため、半導体素子をそ
のまま容器を用いないで実装すれば、この様な問題を解
決できる。第６図において、回路基板１はガラス入りエ
ポキシ基板あるいはセラミック基板で、多数個の半導体
素子を搭載するために、前記回路基板１はその配線が多
層構造となっている。
半導体素子１のアルミ電極（パッド）上には多層金属膜
を介してバンプ６が形成され、かつフィルムリード６が
接合される。多層金属膜は、Ｔｉ−Ｐｄ −Ａｕ 、
Ｔｉ−Ｃｕ 、 ０ｒ−Ｃｕ 、 Ｏｒ−人Ｕ等の金属
膜で、真空中で連続的に形成され、バフプロはＡｕ 、
Ｃｕ 、ムｇ、半田等で１０〜３０μｍの厚さに形成
されるものである。半導体素子４は回路基板１上に設け
たダイボンド領域２にムｕ−３ｉの合金でもしくは導電
性接着剤で固定され、かつフィルムリード６もボンディ
ング領域３上に半田もしくは共晶により接続固定される
。同様にして他の半導体素子４′も回路基板１上に搭載
されるものである。
を介してバンプ６が形成され、かつフィルムリード６が
接合される。多層金属膜は、Ｔｉ−Ｐｄ −Ａｕ 、
Ｔｉ−Ｃｕ 、 ０ｒ−Ｃｕ 、 Ｏｒ−人Ｕ等の金属
膜で、真空中で連続的に形成され、バフプロはＡｕ 、
Ｃｕ 、ムｇ、半田等で１０〜３０μｍの厚さに形成
されるものである。半導体素子４は回路基板１上に設け
たダイボンド領域２にムｕ−３ｉの合金でもしくは導電
性接着剤で固定され、かつフィルムリード６もボンディ
ング領域３上に半田もしくは共晶により接続固定される
。同様にして他の半導体素子４′も回路基板１上に搭載
されるものである。
発明が解決しようとする問題点
従来、複数個の半導体素子を回路基板上に搭載する場合
、平面的に並べ搭載していた。このため実装平面積が著
しるしく増大していた。また、半導体素子のパッドから
回路基板のボンディング領域までの接続リードの距離が
長いために、特に高周波回路あるいは、メモリー等の回
路においては、浮遊容量や、伝播速度が問題となり、半
導体素子の特有の性能が充分に活かされなかった。
、平面的に並べ搭載していた。このため実装平面積が著
しるしく増大していた。また、半導体素子のパッドから
回路基板のボンディング領域までの接続リードの距離が
長いために、特に高周波回路あるいは、メモリー等の回
路においては、浮遊容量や、伝播速度が問題となり、半
導体素子の特有の性能が充分に活かされなかった。
更に、隣接する半導体素子同志へ信号を伝播する場合、
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のボンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかシか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
半導体素子のパッドとフィルムリードとの接合点および
フィルムリードと回路基板のボンディング領域との接合
点と４箇所も存在し、接合部の信頼性を損なうばかシか
、接合工数も増大し、実装に用する費用を増大せしめる
ものであった。
本発明は、これらの問題点を一掃し、実装密度が高く、
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
接合距離が著しるしく短かく、かつ接合点数の少ない半
導体装置を提供せんとするものである。
問題点を解決するだめの手段
本発明は、半導体素子のアルミニウム等の電極上に、剥
離容易な基板上に形成したバンプを転写・接合し、この
バンプと回路基板上の前記半導体素子の電極と対応した
位置に形成した電極とを重ね合せ、加圧、加熱し、バン
プを介して、電極同志と接合するものである。
離容易な基板上に形成したバンプを転写・接合し、この
バンプと回路基板上の前記半導体素子の電極と対応した
位置に形成した電極とを重ね合せ、加圧、加熱し、バン
プを介して、電極同志と接合するものである。
作用
本発明は、半導体素子同志が積層され、かつ各半導体素
子の電極間がバンプのみを介して接続されるようにして
いるので、実装平面積が著しるしく縮少されるばかりか
、半導体素子の電極間の接続距離が極端に短縮され、そ
の接合点数も半減するものである。
子の電極間がバンプのみを介して接続されるようにして
いるので、実装平面積が著しるしく縮少されるばかりか
、半導体素子の電極間の接続距離が極端に短縮され、そ
の接合点数も半減するものである。
実施例
本発明の一実施例を第１図で説明する。半導体素子１０
のアルミニウム等の電極１１と対向した位置に金属突起
２２．２２’を有する基板２０の金属突起２２′と半導
体素子１０の電極１１とを位置合せし、加圧、加熱２３
する（第１図ａ）。ついで加圧、加熱２３′を取去れば
、基板２ｏ上の金属突起２２′は半導体素子１０の電極
上に転写・接合する（第１図ｂ）。しかるのち多層配線
の施こされた回路基板３ｏの電極３１と、半導体素子１
゜の電極１１上の金属突起２２′とを位置合せし、加圧
、加熱せしむれば、半導体素子１０の電極１１と回路基
板３ｏの電極３１とは金属突起２２′を介して接合され
る事になる。
のアルミニウム等の電極１１と対向した位置に金属突起
２２．２２’を有する基板２０の金属突起２２′と半導
体素子１０の電極１１とを位置合せし、加圧、加熱２３
する（第１図ａ）。ついで加圧、加熱２３′を取去れば
、基板２ｏ上の金属突起２２′は半導体素子１０の電極
上に転写・接合する（第１図ｂ）。しかるのち多層配線
の施こされた回路基板３ｏの電極３１と、半導体素子１
゜の電極１１上の金属突起２２′とを位置合せし、加圧
、加熱せしむれば、半導体素子１０の電極１１と回路基
板３ｏの電極３１とは金属突起２２′を介して接合され
る事になる。
半導体素子１０は、Ｓｉ 、 ＧａＡｓ 、 ＩｎＰ系
等のいずれの素子でも良く、金属突起を形成する基板２
ｏは第２図に示す如く、基台１２は、セラミック、耐熱
性ガラス等の比較的耐熱性を有する絶縁性材料で構成さ
れ、その表面にＰｔ 、 Ｐｄ 、 ＩＴＯ等の金属層
４０が形成される。この金属層は４０゜金属突起となる
メッキ材料が被着されやすく、かつ、形成された金属突
起が剥離しやすい構造が必要である。次いで金属層４ｏ
上に絶縁膜４１を全面に被着し、半導体素子の電極に相
対応した位置に開孔部を設け、この開孔部に前記金属膜
４ｏを一方のメッキ電極として電解メッキ処理し、金属
突起２２．２２’を形成する。絶縁膜４１は、５ｉｎ２
゜５ｉ５Ｎ４．Ａｌ□０５やポリイミド等の絶縁性で耐
熱性のある材料で構成される。
等のいずれの素子でも良く、金属突起を形成する基板２
ｏは第２図に示す如く、基台１２は、セラミック、耐熱
性ガラス等の比較的耐熱性を有する絶縁性材料で構成さ
れ、その表面にＰｔ 、 Ｐｄ 、 ＩＴＯ等の金属層
４０が形成される。この金属層は４０゜金属突起となる
メッキ材料が被着されやすく、かつ、形成された金属突
起が剥離しやすい構造が必要である。次いで金属層４ｏ
上に絶縁膜４１を全面に被着し、半導体素子の電極に相
対応した位置に開孔部を設け、この開孔部に前記金属膜
４ｏを一方のメッキ電極として電解メッキ処理し、金属
突起２２．２２’を形成する。絶縁膜４１は、５ｉｎ２
゜５ｉ５Ｎ４．Ａｌ□０５やポリイミド等の絶縁性で耐
熱性のある材料で構成される。
また、金属突起はムｕ 、 （５ｕ 、人１１ ＋ Ａ
ｇ ＋ ” ＋半田等が用いられ、高さは５〜４０μｍ
である。
ｇ ＋ ” ＋半田等が用いられ、高さは５〜４０μｍ
である。
第１図ａで半導体素子１０の電極１１がアルミニウムで
金属突起２２′がＡｕで構成されるならば、転写接合の
条件は３００”Ｃ〜４５０’Ｃ，加圧力は金属突起の平
面寸法が６０Ｘ６０μｍであれば、−金属突起あたり１
０〜８ｏｙである。また、回路基板３０１−１．セラミ
ック、ポリイミド、ガラス人りエポキシ、耐熱ガラス等
の基台をベースにして、その両面に多層に配線が形成さ
れているものである。配線基板３０の電極３１はＡｕ、
Ａｇ、人ｅ。
金属突起２２′がＡｕで構成されるならば、転写接合の
条件は３００”Ｃ〜４５０’Ｃ，加圧力は金属突起の平
面寸法が６０Ｘ６０μｍであれば、−金属突起あたり１
０〜８ｏｙである。また、回路基板３０１−１．セラミ
ック、ポリイミド、ガラス人りエポキシ、耐熱ガラス等
の基台をベースにして、その両面に多層に配線が形成さ
れているものである。配線基板３０の電極３１はＡｕ、
Ａｇ、人ｅ。
Ｃｕ、半田、ムｇ−Ｐｄ等の種々な材料を選択する事が
できる。例えば電極３１がム４で構成されるならば、第
１図Ｃの接合条件は３５０〜５５０″ｃ１加圧力は４０
〜１８０ｇとなり、半導体素子１０の電極１１と回路基
板３ｏの電極３１とは金属突起２２′を介し、お互いに
Ａｕ・ムｌの合金で接合される事になる。
できる。例えば電極３１がム４で構成されるならば、第
１図Ｃの接合条件は３５０〜５５０″ｃ１加圧力は４０
〜１８０ｇとなり、半導体素子１０の電極１１と回路基
板３ｏの電極３１とは金属突起２２′を介し、お互いに
Ａｕ・ムｌの合金で接合される事になる。
この様に高密度な多層配線を有する回路基板に直接、半
導体素子を、いわゆるチップサイズで接合できるもので
ある。第１図では半導体素子が１個のみしか図示してい
ないが、複数個を回路基板に接合でき、かつ、半導体素
子の寸法、機能、材質が異なるものを混在させて搭載で
きるものである。
導体素子を、いわゆるチップサイズで接合できるもので
ある。第１図では半導体素子が１個のみしか図示してい
ないが、複数個を回路基板に接合でき、かつ、半導体素
子の寸法、機能、材質が異なるものを混在させて搭載で
きるものである。
これまで基板２０上の金属突起２２．２２’は半導体素
子の電極に転写・接合する工程を説明してきたが、回路
基板３０の電極３１上の所定の位置に転写・接合しても
良いものである。
子の電極に転写・接合する工程を説明してきたが、回路
基板３０の電極３１上の所定の位置に転写・接合しても
良いものである。
この場合、少なく共、−回の転写接合工程で、必要な全
ての金属突起を一度に形成できる特長がある。
ての金属突起を一度に形成できる特長がある。
次に他の実施例を説明する。第３図は多層配線を有する
回路基板３００両面に半導体素子１０を接合、搭載した
例を示している。回路基板３ｏには、両面に半導体素子
の電極と接合するため電極３１．３１’が形成され、こ
れらの電極に複数個の半導体素子１０が金属突起２２′
を介して接合されるものである。半導体素子１０は、機
能や材質１寸法が同種のものであっても良いが、機能。
回路基板３００両面に半導体素子１０を接合、搭載した
例を示している。回路基板３ｏには、両面に半導体素子
の電極と接合するため電極３１．３１’が形成され、こ
れらの電極に複数個の半導体素子１０が金属突起２２′
を介して接合されるものである。半導体素子１０は、機
能や材質１寸法が同種のものであっても良いが、機能。
材質９寸法が各々全ったく異なるものであっても良い。
この構成により、更により簡単に実装密度を高める事が
できる。
できる。
第４図は、多層配線を有する回路基板３ｏの外周に設け
た電極３１に外部リード６ｏを接合した例である。外部
リード６ｏは、例えば薄い銅箔を蝕刻して形成したフィ
ルムリードでも良く、金属突起２２′を介して接合して
も良い。
た電極３１に外部リード６ｏを接合した例である。外部
リード６ｏは、例えば薄い銅箔を蝕刻して形成したフィ
ルムリードでも良く、金属突起２２′を介して接合して
も良い。
次に第６図でさらに他の実施例をのべる。
半導体素子１０の一主面の電極１１と回路基板３０の電
極３１とは金属突起２２′で接合され、半導体素子６ｏ
の電極５１と前記半導体素子１゜の他面に設けた電極５
３とは金属突起６２で接合された構成で、半導体素子６
ｏは半導体素子１゜に重なって、すなわち積層されて接
合されるものである。第５図は回路基板３ｏの一面にし
か半導体素子を接合していないが、他面にも接合、搭載
しても良いものである。第５図の構成の仕方は、半導体
素子６０を半導体素子１０に接合し、積層してから、こ
れを回路基板に接合しても良いし、先に回路基板に半導
体素子１０を接合し、しかるのち半導体素子５０を接合
する事もできる。また金属突起の各電極への転写・接合
の順番は、工程の手順により自由に選択できるものであ
り、金属突起の材質も各電極間の材質によって自由に選
択できる。
極３１とは金属突起２２′で接合され、半導体素子６ｏ
の電極５１と前記半導体素子１゜の他面に設けた電極５
３とは金属突起６２で接合された構成で、半導体素子６
ｏは半導体素子１゜に重なって、すなわち積層されて接
合されるものである。第５図は回路基板３ｏの一面にし
か半導体素子を接合していないが、他面にも接合、搭載
しても良いものである。第５図の構成の仕方は、半導体
素子６０を半導体素子１０に接合し、積層してから、こ
れを回路基板に接合しても良いし、先に回路基板に半導
体素子１０を接合し、しかるのち半導体素子５０を接合
する事もできる。また金属突起の各電極への転写・接合
の順番は、工程の手順により自由に選択できるものであ
り、金属突起の材質も各電極間の材質によって自由に選
択できる。
例えば金属突起２２′は回路基板３０の電極３１上に転
写接合しても良いし、半導体素子１０の電極１１上に転
写接合する事もできる。また金属突起５２は、半導体素
子６ｏの電極５１上に転写接合しても良いし、半導体素
子１０の電極５３上に転写接合する事もでき、金属突起
５２ 、２２’は同種の材質でムＵでも良いが金属突起
６２をＡｕにし、金属突起２２′をＣｕや半田にする事
もできるものである。いずれにしても各半導体素子の電
極や回路基板の電極とを金属突起のみを介して接合する
ものである。第６図の構成にあっても平面の実装密度は
著しるしく向上するものである。
写接合しても良いし、半導体素子１０の電極１１上に転
写接合する事もできる。また金属突起５２は、半導体素
子６ｏの電極５１上に転写接合しても良いし、半導体素
子１０の電極５３上に転写接合する事もでき、金属突起
５２ 、２２’は同種の材質でムＵでも良いが金属突起
６２をＡｕにし、金属突起２２′をＣｕや半田にする事
もできるものである。いずれにしても各半導体素子の電
極や回路基板の電極とを金属突起のみを介して接合する
ものである。第６図の構成にあっても平面の実装密度は
著しるしく向上するものである。
発明の効果
以上のように本発明によれば次のような効果を得ること
ができる。
ができる。
■ 本発明では金属突起のみを介して、半導体素子の電
極と回路基板の電極とを接合するから、接合距離が短か
く、かつ接合箇所が少ない。したがって、高周波特性が
良好で、伝播速度が早くなる特長がある。
極と回路基板の電極とを接合するから、接合距離が短か
く、かつ接合箇所が少ない。したがって、高周波特性が
良好で、伝播速度が早くなる特長がある。
■ また半導体素子の電極もしくは回路基板の電極に金
属突起を転写接合するのみで何らの処理を施こす事なく
、容易に相互の電極を接合できるので、接合の工程が簡
単で、実装のコストも著しるしく安価になるものである
。
属突起を転写接合するのみで何らの処理を施こす事なく
、容易に相互の電極を接合できるので、接合の工程が簡
単で、実装のコストも著しるしく安価になるものである
。
■ また、半導体素子を積層できるので実装面積が小さ
くでも高密度で大容量の半導体装置を実現できるばかり
でなく、金属突起のみを転写。
くでも高密度で大容量の半導体装置を実現できるばかり
でなく、金属突起のみを転写。
接合するのみで接合が容易にできるため、半導体素子の
寸法、材質１機能の異なるものを複数−半導体素子上や
回路基板上に接合できる。このために高い付加価値を得
る事ができるものである。
寸法、材質１機能の異なるものを複数−半導体素子上や
回路基板上に接合できる。このために高い付加価値を得
る事ができるものである。
■ また、半導体素子の電極や、回路基板の電極に複雑
な処理をする必要がないだめ、半導体素子の入手が限定
されず、あらゆる種類の半導体素子を簡単に回路基板に
接合できるものである・■ 本発明は、回路基板もしく
は、半導体素子の電極に金属突起を転写・接合する事に
より、いわゆる半導体素子のチップサイズ実装を簡単に
実現できるものである。これにより、より高密度の実装
を得る事ができるばかりでなく実装コストも著しるしく
安価になるものである０
な処理をする必要がないだめ、半導体素子の入手が限定
されず、あらゆる種類の半導体素子を簡単に回路基板に
接合できるものである・■ 本発明は、回路基板もしく
は、半導体素子の電極に金属突起を転写・接合する事に
より、いわゆる半導体素子のチップサイズ実装を簡単に
実現できるものである。これにより、より高密度の実装
を得る事ができるばかりでなく実装コストも著しるしく
安価になるものである０
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程図、第２図は本実施例方法における金属突
起を形成するだめの基板の断面図、第３図〜第６図は本
発明の他の実施例寸法による半導体装置の断面図、第６
図は従来法による半導体装置の断面図である。 １０・・・・・・第１の半導体素子、１１・・・・・・
第７の半導体素子の電極、２０・・・・・基板、２２．
．２２’・・・・・・金属突起、３０・・・・・・回路
基板、３１・・・・・・回路基板の電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ４゜−ヤ１シ＋勢■ト２２．２２−−−４
４亥潟 ３０−−一回１１１畏 第３図 第５図 第６図
法を示す工程図、第２図は本実施例方法における金属突
起を形成するだめの基板の断面図、第３図〜第６図は本
発明の他の実施例寸法による半導体装置の断面図、第６
図は従来法による半導体装置の断面図である。 １０・・・・・・第１の半導体素子、１１・・・・・・
第７の半導体素子の電極、２０・・・・・基板、２２．
．２２’・・・・・・金属突起、３０・・・・・・回路
基板、３１・・・・・・回路基板の電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ４゜−ヤ１シ＋勢■ト２２．２２−−−４
４亥潟 ３０−−一回１１１畏 第３図 第５図 第６図
Claims (10)
- （１）半導体素子の形成された第１の基板の一主面の電
極に、第２の基板に形成した金属突起を転写、接合する
工程と、多層配線体からなる第３の基板の一主面に設け
た電極に前記第１の基板の電極を位置合せし、加圧加熱
し、前記金属突起を介して、前記電極同志を接合する工
程を有してなる半導体装置の製造方法。 - （２）複数個の第１の基板が第３の基板の一主面および
他面の電極に金属突起を介して接合されている特許請求
の範囲第１項記載の半導体装置の製造方法。 - （３）第１の基板の反対面の電極に第４の基板が金属突
起を介して接合されている特許請求の範囲第１項記載の
半導体装置の製造方法。 - （４）複数個の第１および第４の基板の寸法、機能、材
質が異なっている特許請求の範囲第３項記載の半導体装
置の製造方法。 - （５）第３の基板の少なくとも外周に設けた電極に外部
リードを接続している特許請求の範囲第１項記載の半導
体装置の製造方法。 - （６）多層配線体からなる第３の基板の電極に第２の基
板に形成した金属突起を転写、接合する工程と、次に半
導体素子の形成された第１の基板の一主面に設けた電極
と前記第３の基板の電極とを位置合せし、前記金属突起
を介して、加圧・加熱し、電極同志を接合する工程を有
してなる半導体装置の製造方法。 - （７）第３の基板の一主面および反対面の電極に複数個
の第１の基板が金属突起を介して接合されている特許請
求の範囲第６項記載の半導体装置の製造方法。 - （８）第１の基板の反対面の電極に第４の基板が金属突
起を介して接合されている特許請求の範囲第６項記載の
半導体装置の製造方法。 - （９）複数個の第１および第４の基板の寸法、機能、材
質が異なっている特許請求の範囲第８項記載の半導体装
置の製造方法。 - （１０）第３の基板の少なくとも外周に設けた電極に外
部リードが接続されている特許請求の範囲第６項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231557A JPS6290959A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231557A JPS6290959A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290959A true JPS6290959A (ja) | 1987-04-25 |
Family
ID=16925369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231557A Pending JPS6290959A (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290959A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0596393A1 (en) * | 1992-10-27 | 1994-05-11 | Matsushita Electric Industrial Co., Ltd. | Method of applying bumps on a semiconductor device and connecting it with a printed circuit board |
| US5744862A (en) * | 1996-03-29 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Reduced thickness semiconductor device with IC packages mounted in openings on substrate |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2014060319A (ja) * | 2012-09-19 | 2014-04-03 | Citizen Electronics Co Ltd | 半導体素子及びその実装方法 |
| CN112331757A (zh) * | 2020-11-02 | 2021-02-05 | 东莞市中麒光电技术有限公司 | 一种适用于小尺寸元件安装的基板、显示模块及显示屏 |
-
1985
- 1985-10-17 JP JP60231557A patent/JPS6290959A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0596393A1 (en) * | 1992-10-27 | 1994-05-11 | Matsushita Electric Industrial Co., Ltd. | Method of applying bumps on a semiconductor device and connecting it with a printed circuit board |
| US5744862A (en) * | 1996-03-29 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Reduced thickness semiconductor device with IC packages mounted in openings on substrate |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2014060319A (ja) * | 2012-09-19 | 2014-04-03 | Citizen Electronics Co Ltd | 半導体素子及びその実装方法 |
| CN112331757A (zh) * | 2020-11-02 | 2021-02-05 | 东莞市中麒光电技术有限公司 | 一种适用于小尺寸元件安装的基板、显示模块及显示屏 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100533673B1 (ko) | 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 | |
| JP2960276B2 (ja) | 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法 | |
| US6589817B1 (en) | Semiconductor device, method for manufacturing the same, and method for mounting the same | |
| US6552416B1 (en) | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring | |
| US5061990A (en) | Semiconductor device and the manufacture thereof | |
| JPH05502337A (ja) | 半導体チップ用のくぼんだ空洞を持った多層パッケージ | |
| JPH07263625A (ja) | 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体 | |
| JPH05259375A (ja) | 積層チップ組立体およびその製造方法 | |
| JP2003078106A (ja) | チップ積層型パッケージ素子及びその製造方法 | |
| JP2000164618A (ja) | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 | |
| JP3483280B2 (ja) | 電子コンポーネントパッケージの３次元相互接続方法及びそれによって形成される３次元コンポーネント | |
| JP2000101016A (ja) | 半導体集積回路装置 | |
| JP2005294443A (ja) | 半導体装置及びその製造方法 | |
| JPS59222954A (ja) | 積層半導体集積回路およびその製法 | |
| JPH0529537A (ja) | 半導体モジユール構造 | |
| JPS6290957A (ja) | 半導体装置の製造方法 | |
| JPS6290937A (ja) | 半導体装置の製造方法 | |
| JPS6290958A (ja) | 半導体装置 | |
| JP3418759B2 (ja) | 半導体パッケージ | |
| JPH10242379A (ja) | 半導体モジュール | |
| JP2007150346A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP3879803B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JPH0719165Y2 (ja) | マルチチップ構造 | |
| JPS6267828A (ja) | 半導体デバイスの実装構造 | |
| JPH07283274A (ja) | 半導体装置及び接合シート |