JPS6292045A - 初期プログラムロ−ド制御方式 - Google Patents
初期プログラムロ−ド制御方式Info
- Publication number
- JPS6292045A JPS6292045A JP23244585A JP23244585A JPS6292045A JP S6292045 A JPS6292045 A JP S6292045A JP 23244585 A JP23244585 A JP 23244585A JP 23244585 A JP23244585 A JP 23244585A JP S6292045 A JPS6292045 A JP S6292045A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- ipl
- central processing
- cpus
- initial program
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数の中央処理装置（ＣＰ Ｕ）を存する構成の計算機
システムにおける初期プログラムロード（ＩＰＬ）の制
御方式である。各ＣＰＵの稼動可能状態を示す表示と、
一定の選択順位とによって選択されてＩＰＬを実行すべ
きＩ ＣＰＵを、認識する手段を各ＣＰＵに設ける。自
ら該当ＣＰＵであることを認識したＣＰＵが、チャネル
装置との接続を構成して、ＩＰＬ可能な状態になる。こ
の構成により、マルチプロセッサシステムのＩＰＬの高
度の自動化を容易に実現できる。
システムにおける初期プログラムロード（ＩＰＬ）の制
御方式である。各ＣＰＵの稼動可能状態を示す表示と、
一定の選択順位とによって選択されてＩＰＬを実行すべ
きＩ ＣＰＵを、認識する手段を各ＣＰＵに設ける。自
ら該当ＣＰＵであることを認識したＣＰＵが、チャネル
装置との接続を構成して、ＩＰＬ可能な状態になる。こ
の構成により、マルチプロセッサシステムのＩＰＬの高
度の自動化を容易に実現できる。
本発明は、複数の中央処理装置を有する構成の計算機シ
ステムにおける初期プログラムロードの制御方式に関す
る。
ステムにおける初期プログラムロードの制御方式に関す
る。
計算機システムの電源投入後等には、公知のように、通
常は初期プロクラムロート（以下においてＩＰＬという
）を必要とするが、この誤操作の防止及び省力化等のた
めに、ＩＰＬを自動化するシステムが多くなっている。
常は初期プロクラムロート（以下においてＩＰＬという
）を必要とするが、この誤操作の防止及び省力化等のた
めに、ＩＰＬを自動化するシステムが多くなっている。
複数の中央処理装置（以下においてＣＰＵという）を有
する、いわゆるマルチプロセッサシステムの場合に、Ｉ
ＰＬはＩ ＣＰＵのみで実行するように制御する必要が
あるので、ＩＰＬの操作は一般に複雑になるので、特に
高度の自動化が望まれる。
する、いわゆるマルチプロセッサシステムの場合に、Ｉ
ＰＬはＩ ＣＰＵのみで実行するように制御する必要が
あるので、ＩＰＬの操作は一般に複雑になるので、特に
高度の自動化が望まれる。
〔従来の技術と発明が解決しようとする問題点〕第２図
はマルチプロセッサ構成の計算機システムの一構成例ブ
ロック図である。
はマルチプロセッサ構成の計算機システムの一構成例ブ
ロック図である。
本構成例においては、システムに４台のＣＰＵ１−０〜
１−３、主記憶装置３、チャネル装置４等があり、それ
らはシステムバス２により相互に接続される。ＣＰＵｌ
−０〜１−３はチャネル装置４を介して磁気ディスク装
置５、磁気テープ装置６、その他の周辺装置を共用する
。
１−３、主記憶装置３、チャネル装置４等があり、それ
らはシステムバス２により相互に接続される。ＣＰＵｌ
−０〜１−３はチャネル装置４を介して磁気ディスク装
置５、磁気テープ装置６、その他の周辺装置を共用する
。
ＣＰＵｌ−０〜１−３は、ＳＶＰリンク７によって、サ
ービスプロセッサ（以下においてＳＶＰという）８に接
続され、ＣＰＵｌ−０〜１−３と５ＶＰ８はＳＶＰリン
ク７を介して個別に情報を授受することができる。
ービスプロセッサ（以下においてＳＶＰという）８に接
続され、ＣＰＵｌ−０〜１−３と５ＶＰ８はＳＶＰリン
ク７を介して個別に情報を授受することができる。
５ＶＰ８は公知のように、システムを構成する各装置の
監視／試験、システム構成制御、初期マイクロプログラ
ムロード、及びＩＰＬ等を制御するための処理装置であ
り、そのだめの情報転送機能によって、各ＣＰＵに対す
る、指令の転送、状態情報の読み取り、構成情報の配布
等を、ｓｖｐリンク７によって行う。
監視／試験、システム構成制御、初期マイクロプログラ
ムロード、及びＩＰＬ等を制御するための処理装置であ
り、そのだめの情報転送機能によって、各ＣＰＵに対す
る、指令の転送、状態情報の読み取り、構成情報の配布
等を、ｓｖｐリンク７によって行う。
ＣＰＵは一般にマイクロプログラム制御方式であり、そ
の場合に、５ＶＰ８は公知のように、システムの電源投
入を検知して、５ＶＰＳ内のフロッピィディスク記憶装
置等に保持するマイクロプログラムを、ＳＶＰリンク７
によって全ＣＰＵにロードする。正常な全ＣＰＵｌ−０
〜１−３は、その結果ＣＰＵとして動作可能な状態にな
る。
の場合に、５ＶＰ８は公知のように、システムの電源投
入を検知して、５ＶＰＳ内のフロッピィディスク記憶装
置等に保持するマイクロプログラムを、ＳＶＰリンク７
によって全ＣＰＵにロードする。正常な全ＣＰＵｌ−０
〜１−３は、その結果ＣＰＵとして動作可能な状態にな
る。
次に５ｖｐｓは、例えば予め固定的に指定されているＣ
ＰＵ、例えばＣＰＵｌ−０の構成制御レジスタを強制的
に設定して、チャネル装置４との接続を構成した後、該
ｃｐｕのマイクロプログラムのＩＰＬルーチンを起動さ
せる。
ＰＵ、例えばＣＰＵｌ−０の構成制御レジスタを強制的
に設定して、チャネル装置４との接続を構成した後、該
ｃｐｕのマイクロプログラムのＩＰＬルーチンを起動さ
せる。
指定されたＣＰＵｌ−０は、例えば公知のブートストラ
ップ方式により、例えば磁気ディスク記憶装置５に保持
するＩＰＬ情報を主記憶装置３ヘロードするように市１
■卸する。
ップ方式により、例えば磁気ディスク記憶装置５に保持
するＩＰＬ情報を主記憶装置３ヘロードするように市１
■卸する。
ＩＰＬが終了すると、ＣＰＵｌ−０でオペレーティング
システムの管理プログラムの実行が開始され、公知のよ
うに、ＣＰＵ間通信等の方法によって、他のＣＰＵｌ−
１〜１−３を順次稼動状態に移行させる。
システムの管理プログラムの実行が開始され、公知のよ
うに、ＣＰＵ間通信等の方法によって、他のＣＰＵｌ−
１〜１−３を順次稼動状態に移行させる。
ｒｉｉｊ記のようにして開始されたＩＰＬが、何等かの
障害により正常に終了しなかった場合には、例えばオペ
レータがそれを認識したとき、例えばキーボード９から
入力する指令によって、それまでの状態を消去するため
に、５ＶＰ８にシステムのリセットを要求し、その後例
えばｃＰＵ指定をＣＰｕｔ−１に変更してＩＰＬを指令
するごとにより、ＩＰＬのやり直しを始める必要がある
。
障害により正常に終了しなかった場合には、例えばオペ
レータがそれを認識したとき、例えばキーボード９から
入力する指令によって、それまでの状態を消去するため
に、５ＶＰ８にシステムのリセットを要求し、その後例
えばｃＰＵ指定をＣＰｕｔ−１に変更してＩＰＬを指令
するごとにより、ＩＰＬのやり直しを始める必要がある
。
このように、従来はマルチプロセッサシステムの場合の
ＩＰＬの自動化が十分には行われていなかった。
ＩＰＬの自動化が十分には行われていなかった。
第１図は、本発明の構成を示すブロック図である。
図において、各ＣＰ ０１０−０〜１０−３の、１１は
ｃｐＵ状態表示レジスタ、１２はＣＰＵ選択部、１３は
Ｃｐｕ番号レジスタである。
ｃｐＵ状態表示レジスタ、１２はＣＰＵ選択部、１３は
Ｃｐｕ番号レジスタである。
各ＣＰ Ｕｌｏ−０〜１０−３のＣＰＵ番号レジスタ１
３は、例えば配線設定等により、各ＣＰＵに固をの番号
が固定的に設定されている。
３は、例えば配線設定等により、各ＣＰＵに固をの番号
が固定的に設定されている。
ＣＰＵ状態表示レジスタ１１は、初期マイクロプログラ
ムロード後の必要なときに３ＶＰ ８によって設定され
る。
ムロード後の必要なときに３ＶＰ ８によって設定され
る。
ＣＰＵ選沢部１２は初期マイクロプログラムロードによ
りロードされるルーチンの実行によって実現される。
りロードされるルーチンの実行によって実現される。
システムの電源投入により、従来のように初期マイクロ
プログラムロードが完了すると、各ＣＰＵｌ０−０〜１
０−３は５ＶＰ８との通信により、ＣＰＵ状態表示レジ
スタ１１を設定される。
プログラムロードが完了すると、各ＣＰＵｌ０−０〜１
０−３は５ＶＰ８との通信により、ＣＰＵ状態表示レジ
スタ１１を設定される。
ＣＰＵ状態表示レジスタ１１には、稼動可能なＣＰＵが
ビット対応で表示される。
ビット対応で表示される。
ＣＰ ＬＪ選択部１２は、ＣＰＵ番号レジスタ１３によ
って自身のＣＰＵ番号を知り、ＣＰＵ状態表示レジスタ
１１を参照して、所定の条件、例えば自身が稼動可能な
ＣＰＵのうちの最も若いＣＰＵ番号のＣＰＵであること
、を認識すると、ＩＰＬを１旦当するために、ＳＶＰ
８からの指令を待つ。上記所定の条件に該当しないＣＰ
Ｕは、そのま＼待機する。
って自身のＣＰＵ番号を知り、ＣＰＵ状態表示レジスタ
１１を参照して、所定の条件、例えば自身が稼動可能な
ＣＰＵのうちの最も若いＣＰＵ番号のＣＰＵであること
、を認識すると、ＩＰＬを１旦当するために、ＳＶＰ
８からの指令を待つ。上記所定の条件に該当しないＣＰ
Ｕは、そのま＼待機する。
その後、５ＶＰ８から、ＩＰＬ用チャネル装置を指定す
るＩＰＬ指令が送られると、上記のＩＰし担当ＣＰ Ｕ
のみが、この（日令を受は取って、指定のチャネル装置
との接続を設定し、ＩＰＬルーチンを起動してＩＰＬを
実行する。
るＩＰＬ指令が送られると、上記のＩＰし担当ＣＰ Ｕ
のみが、この（日令を受は取って、指定のチャネル装置
との接続を設定し、ＩＰＬルーチンを起動してＩＰＬを
実行する。
そのＣＰＵによるＩＰＬが正常に終了しない場合に、５
ＶＰ８は該ＣＰＵを不稼動状態に変更したＣＰＵ状態表
示を、各ＣＰ ＵＩＯ−０〜１０〜３にロードし、ＣＰ
Ｕ１０−０〜１０−３のＣＰＵ選択部１２を再起動して
、再ＩＰＬを行う。
ＶＰ８は該ＣＰＵを不稼動状態に変更したＣＰＵ状態表
示を、各ＣＰ ＵＩＯ−０〜１０〜３にロードし、ＣＰ
Ｕ１０−０〜１０−３のＣＰＵ選択部１２を再起動して
、再ＩＰＬを行う。
以上により、マルチプロセッサシステムにおける、ＩＰ
Ｌの高度な自動化を容易に実現することができる。
Ｌの高度な自動化を容易に実現することができる。
第１図において、ＣＰ ＵＩＯ−０〜１０−３は、以下
に述べる事項の他は、前記従来のＣＰＵｌ−０〜１−３
と同じ機能を有するものとする。
に述べる事項の他は、前記従来のＣＰＵｌ−０〜１−３
と同じ機能を有するものとする。
各ＣＰ Ｕｌｏ−０〜１０−３のＣＰＵ番号レジスタ１
３は、例えば配線設定等により、各ＣＰＵに同右の番号
が固定的に設定されている。
３は、例えば配線設定等により、各ＣＰＵに同右の番号
が固定的に設定されている。
ＣＰＵ状態表示レジスタ１１は、初期マイクロプログラ
ムロード後の必要なときに３ＶＰ８によって設定され、
稼動可能なＣＰＵが、例えばビット対応で表示される。
ムロード後の必要なときに３ＶＰ８によって設定され、
稼動可能なＣＰＵが、例えばビット対応で表示される。
システムの電源投入により、従来のようにＳＶＰ８の制
御による初期マイクロプログラムロードが完了すると、
各ＣＰ ＵＩＯ−０〜１０−３は５ＶＰ８との通信によ
り、ＣＰＵ状態表示レジスタ１１を設定される。
御による初期マイクロプログラムロードが完了すると、
各ＣＰ ＵＩＯ−０〜１０−３は５ＶＰ８との通信によ
り、ＣＰＵ状態表示レジスタ１１を設定される。
例えばマイクロプログラムによって実行されるＣＰＵ選
択部１２は、ＣＰＵ番号レジスタ１３によって自身のＣ
ＰＵ番号を知り、ＣＰＵ状態表示レジスタ１１を参照し
て、自ＣＰＵが所定の条件に該当するか識別する。
択部１２は、ＣＰＵ番号レジスタ１３によって自身のＣ
ＰＵ番号を知り、ＣＰＵ状態表示レジスタ１１を参照し
て、自ＣＰＵが所定の条件に該当するか識別する。
所定の条件は、例えば自ｃｐｕが稼動可能なＣＰＵのう
ちの最も若いＣＰＵ番号のＣＰＵであることとする。
ちの最も若いＣＰＵ番号のＣＰＵであることとする。
該所定の条件に該当することを認識したＣＰＵ１０−０
〜１０−３のうちのｌＣＰＵのＣＰＵ′５Ａ択部１２は
、自ｃｐｕがＩＰＬを１旦当するために、５ＶＰ８から
の指令を待つ。上記所定の条件に該当しない他ＣＰＵは
、そのま＼待機する。
〜１０−３のうちのｌＣＰＵのＣＰＵ′５Ａ択部１２は
、自ｃｐｕがＩＰＬを１旦当するために、５ＶＰ８から
の指令を待つ。上記所定の条件に該当しない他ＣＰＵは
、そのま＼待機する。
その後、５ＶＰ８から、ＴＰＬ用チャネル装置を指定す
るＩＰＬ指令が送られると、上記によりＩＰＬ担当とな
っているＣＰＵのみが、この指令を受は取って、手旨定
のチャネル装置４との接続を設定し、ＩＰＬルーチンを
起動してＩＰＩ、を実行する。
るＩＰＬ指令が送られると、上記によりＩＰＬ担当とな
っているＣＰＵのみが、この指令を受は取って、手旨定
のチャネル装置４との接続を設定し、ＩＰＬルーチンを
起動してＩＰＩ、を実行する。
そのＣＰＵによるＴＰＬが正常に終了しない場合に、５
ＶＰ８が異常を検出すると、３ｉ ＣＰ Ｕを不稼動状
態とするように更新したＣＰＵ状態表示を、各ＣＰ Ｕ
ＩＯ−０〜１０−３のＣＰＬＩ状態表示レジスし１１に
ロードし、ｃ ｐ ｕ ｔｏ−ｏ〜１０−３のｃｐｕ選
択部１２を再起動する。
ＶＰ８が異常を検出すると、３ｉ ＣＰ Ｕを不稼動状
態とするように更新したＣＰＵ状態表示を、各ＣＰ Ｕ
ＩＯ−０〜１０−３のＣＰＬＩ状態表示レジスし１１に
ロードし、ｃ ｐ ｕ ｔｏ−ｏ〜１０−３のｃｐｕ選
択部１２を再起動する。
その結果、例えばＣＰ ＵＩＯ−０に代わってＣＰＵ１
０−１が、ＩＰＬ担当ＣＰＵであることを自身で認識す
ることになり、ＳＶＰ ８の指令により、前記のように
ＣＰ ＵＩＯ−１が再ＩＰＬを行・う。
０−１が、ＩＰＬ担当ＣＰＵであることを自身で認識す
ることになり、ＳＶＰ ８の指令により、前記のように
ＣＰ ＵＩＯ−１が再ＩＰＬを行・う。
以上の説明は、４ＣＰＵとしたが、本発明の方式がＣＰ
Ｕの特定の台数に限定されないことは明らかである。
Ｕの特定の台数に限定されないことは明らかである。
以上により、マルチプロセッサシステムにおける、ＩＰ
Ｉ−の高度な自動化を容易に実現することができる。
Ｉ−の高度な自動化を容易に実現することができる。
以上の説明から明らかなように、本発明によれば、マル
チプロセッサシステムの自動ＩＰＬの高度化を、経済的
な手段によって実現することができるという著しい工業
的効果がある。
チプロセッサシステムの自動ＩＰＬの高度化を、経済的
な手段によって実現することができるという著しい工業
的効果がある。
第１図は本発明の実施例構成ブロック図、第２図は従来
の一構成例ブロック図である。 図において、 １−０〜１−３．１０−０〜１０−３はＣＰＵ。 ２はシステムバス、 ３は主記憶装置、４はチャネル
装置、 ５は（ｄ気ディスク記憶装置、 （３は磁気テープ記憶装置、 ７は５ＶＰＩＪ７り、 ８はＳＶＰ。 ９はキーボード、 １１はｃｐｕ状態表示レジスタ、 １２はｃｐｕ選択部、 １３はＣＰＵ番号レジスタを示す。 代理人 弁理士 井桁 貞−ベ 従来の一構成例ブロック図 第２図
の一構成例ブロック図である。 図において、 １−０〜１−３．１０−０〜１０−３はＣＰＵ。 ２はシステムバス、 ３は主記憶装置、４はチャネル
装置、 ５は（ｄ気ディスク記憶装置、 （３は磁気テープ記憶装置、 ７は５ＶＰＩＪ７り、 ８はＳＶＰ。 ９はキーボード、 １１はｃｐｕ状態表示レジスタ、 １２はｃｐｕ選択部、 １３はＣＰＵ番号レジスタを示す。 代理人 弁理士 井桁 貞−ベ 従来の一構成例ブロック図 第２図
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置（１０−０〜１０−３）、及び該中
央処理装置によって共用されるチャネル装置（４）を有
する計算機システムにおいて、 該各中央処理装置（１０−０〜１０−３）の稼動可能状
態を表示する手段（１１）、及び、 該各中央処理装置（１０−０〜１０−３）に設けられ、
該表示手段（１１）によって稼動可能とされている該中
央処理装置のうち、所定の順位により選択される１の中
央処理装置を認識する手段（１２）を有し、該選択され
る中央処理装置のみが、上記チャネル装置との接続を構
成して、初期プログラムロードを実行するように構成さ
れていることを特徴とする初期プログラムロード制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23244585A JPS6292045A (ja) | 1985-10-18 | 1985-10-18 | 初期プログラムロ−ド制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23244585A JPS6292045A (ja) | 1985-10-18 | 1985-10-18 | 初期プログラムロ−ド制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292045A true JPS6292045A (ja) | 1987-04-27 |
Family
ID=16939384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23244585A Pending JPS6292045A (ja) | 1985-10-18 | 1985-10-18 | 初期プログラムロ−ド制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383856A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | マルチプロセッサシステムおよび同システムの初期化方法 |
| JP2011013953A (ja) * | 2009-07-02 | 2011-01-20 | Nec Corp | 情報処理装置及びそのプロセッサ管理方法 |
| WO2011117987A1 (ja) * | 2010-03-24 | 2011-09-29 | 富士通株式会社 | マルチコアシステムおよび起動方法 |
-
1985
- 1985-10-18 JP JP23244585A patent/JPS6292045A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383856A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | マルチプロセッサシステムおよび同システムの初期化方法 |
| JP2011013953A (ja) * | 2009-07-02 | 2011-01-20 | Nec Corp | 情報処理装置及びそのプロセッサ管理方法 |
| WO2011117987A1 (ja) * | 2010-03-24 | 2011-09-29 | 富士通株式会社 | マルチコアシステムおよび起動方法 |
| JP5445669B2 (ja) * | 2010-03-24 | 2014-03-19 | 富士通株式会社 | マルチコアシステムおよび起動方法 |
| US9218201B2 (en) | 2010-03-24 | 2015-12-22 | Fujitsu Limited | Multicore system and activating method |
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