JPS6295016A - ラツチ回路 - Google Patents
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- JPS6295016A JPS6295016A JP60235715A JP23571585A JPS6295016A JP S6295016 A JPS6295016 A JP S6295016A JP 60235715 A JP60235715 A JP 60235715A JP 23571585 A JP23571585 A JP 23571585A JP S6295016 A JPS6295016 A JP S6295016A
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置等に使用されるラッチ
回路に関するものである。
回路に関するものである。
第８図は一般的なマスター・スレーブラッチ回路であり
、図において、Ａはマスターラッチ回路Ｍの入力、Ｂは
マスターラッチ回路Ｍの出力でもあるスレーブラッチ回
路Ｓの入力、Ｃはスレーブラッチ回路Ｓの出力、φはコ
ントロール信号、Ｇ、及びＧ８はφによってイネーブル
状態とディスエーブル状態が制御されるゲート、Ｇ６及
びＧ７はφによってイネーブル状態とディスエーブル状
態が制御されろゲート、Ｂ３はマスターラッチ回路Ｍの
バッファ、Ｂ４はスレーブラッチ回路Ｓのバッファ、０
．はゲー＋−Ｇ 、の出力、０６はゲートＧ６の出力、
０．はゲー＋−Ｇ ７の出力、０．はゲー）、Ｇ。
、図において、Ａはマスターラッチ回路Ｍの入力、Ｂは
マスターラッチ回路Ｍの出力でもあるスレーブラッチ回
路Ｓの入力、Ｃはスレーブラッチ回路Ｓの出力、φはコ
ントロール信号、Ｇ、及びＧ８はφによってイネーブル
状態とディスエーブル状態が制御されるゲート、Ｇ６及
びＧ７はφによってイネーブル状態とディスエーブル状
態が制御されろゲート、Ｂ３はマスターラッチ回路Ｍの
バッファ、Ｂ４はスレーブラッチ回路Ｓのバッファ、０
．はゲー＋−Ｇ 、の出力、０６はゲートＧ６の出力、
０．はゲー＋−Ｇ ７の出力、０．はゲー）、Ｇ。
の出力である。
第９図は、コノトロール信号φの状態によるゲ−＋−Ｇ
、〜Ｇ、とラッチ回路出力ＢＳＣの状態を示したもの
である。
、〜Ｇ、とラッチ回路出力ＢＳＣの状態を示したもの
である。
次（ζ従来装置の動作について説明する。コントロール
信号φによってゲートＧ、及びＧ８がイネーブル状態で
ある時、ゲートＧ６及びＧ７はディスエーブル状態で、
入力Ａの信号はゲート Ｇ 、の出力０、まで読み込ま
れ、スレーブラッチ回路Ｓては、コン１−０−ル信号φ
が反転する以前の出力Ｃの信号がＧ、と８４によりう・
ソチされている。次にコノトロール信号φが反転すると
、ゲートＧ、及びＧｌｌがディスエーブル状態になり、
ゲー１” Ｇ ｅ及びＧ７はイネーブル状態となる。こ
の状態でマスターラッチ回路Ｍではφが反転する以前の
出力８０′０）信号がＧ、、Ｂ、によりラッチされ、同
時にマスターラッチ回路Ｍでラッチされている出力Ｂの
信号は、スレーブラッチ回路Ｓのゲート６７により読み
込まれ、出力Ｃに伝達される。
信号φによってゲートＧ、及びＧ８がイネーブル状態で
ある時、ゲートＧ６及びＧ７はディスエーブル状態で、
入力Ａの信号はゲート Ｇ 、の出力０、まで読み込ま
れ、スレーブラッチ回路Ｓては、コン１−０−ル信号φ
が反転する以前の出力Ｃの信号がＧ、と８４によりう・
ソチされている。次にコノトロール信号φが反転すると
、ゲートＧ、及びＧｌｌがディスエーブル状態になり、
ゲー１” Ｇ ｅ及びＧ７はイネーブル状態となる。こ
の状態でマスターラッチ回路Ｍではφが反転する以前の
出力８０′０）信号がＧ、、Ｂ、によりラッチされ、同
時にマスターラッチ回路Ｍでラッチされている出力Ｂの
信号は、スレーブラッチ回路Ｓのゲート６７により読み
込まれ、出力Ｃに伝達される。
従来のマスター・スレーブラッチ回路で、φがＩＩ Ｌ
″′の電位からＨ°′の電位にゆっくり変化する等、φ
の電位が” Ｈ”の電位とＩＩ Ｌ ＩＩの電位間で不
安定になった時、マスターラッチ回路に読み込まれる入
力Ａの信号が直接スレーブラッチ回路出力Ｃに伝達され
る問題が発生する。以下に説明する出力已に現れろ信号
はゲートＧ、とＧ６の出力インピーダンスの小さい方の
ゲート出力によって決定され、出力Ｃに現れる信号はゲ
ートＧ７とＧ。
″′の電位からＨ°′の電位にゆっくり変化する等、φ
の電位が” Ｈ”の電位とＩＩ Ｌ ＩＩの電位間で不
安定になった時、マスターラッチ回路に読み込まれる入
力Ａの信号が直接スレーブラッチ回路出力Ｃに伝達され
る問題が発生する。以下に説明する出力已に現れろ信号
はゲートＧ、とＧ６の出力インピーダンスの小さい方の
ゲート出力によって決定され、出力Ｃに現れる信号はゲ
ートＧ７とＧ。
の出力インピーダンスの小さい方のゲート出力によって
決定されるが、従来のマスター・スレーブラッチ回路で
は、入力Ａから出力Ｂ、大入力から出力Ｃへの信号の伝
搬遅延時間を短くするため、マスターラッチ回路のゲー
トＧ、とスレーブラッチ回路のゲートＧ７のトランジス
タサイズを大きくし、半導体集積回路装置等のチップサ
イズを小さくするため、マスターラッチ回路のゲートＧ
６とスレーブラッチ回路のゲートＧ８のトランジスタサ
イズを小さく設定している。このため、上記の例では、
第９図に示すように、φの電位がφ。
決定されるが、従来のマスター・スレーブラッチ回路で
は、入力Ａから出力Ｂ、大入力から出力Ｃへの信号の伝
搬遅延時間を短くするため、マスターラッチ回路のゲー
トＧ、とスレーブラッチ回路のゲートＧ７のトランジス
タサイズを大きくし、半導体集積回路装置等のチップサ
イズを小さくするため、マスターラッチ回路のゲートＧ
６とスレーブラッチ回路のゲートＧ８のトランジスタサ
イズを小さく設定している。このため、上記の例では、
第９図に示すように、φの電位がφ。
（０くφ３〈φ。）において６５の出力インピーダンス
Ｚ、とＧ６の出力インピーダンスＺ６は等しくなり、φ
の電位がφ４（φｏくφａ＜Ｖ。。）において６７の出
力インピーダンスＺ７とＧ、の出力インピーダンスＺ、
は等しくなるので、φ３くφくφ４の時、Ｇ、の出力イ
ンピーダンスＺ、がＧ６の出力インピーダンスＺ６に比
べて低く、Ｇ７の出力インピーダンスＺ７がＧｌｌの出
力インピーダンス２．に比へて低くなり、出力ＢにはＧ
、の出力０５が主として、Ｇ６の出力が従として現れ、
出力ＣにはＧ７の出力０７が主として、Ｇ、の出力が従
として現れるので、出力０．．０．が共に主として現れ
る状態が発生し、マスターラッチ回路に読み込まれた入
力Ａのイ；号が直接スレーブラッチ回路出力Ｃに伝達さ
れ、本来のマスター・スレーブランチ回路の機能を果さ
ずに誤動作を起こすという問題があった。
Ｚ、とＧ６の出力インピーダンスＺ６は等しくなり、φ
の電位がφ４（φｏくφａ＜Ｖ。。）において６７の出
力インピーダンスＺ７とＧ、の出力インピーダンスＺ、
は等しくなるので、φ３くφくφ４の時、Ｇ、の出力イ
ンピーダンスＺ、がＧ６の出力インピーダンスＺ６に比
べて低く、Ｇ７の出力インピーダンスＺ７がＧｌｌの出
力インピーダンス２．に比へて低くなり、出力ＢにはＧ
、の出力０５が主として、Ｇ６の出力が従として現れ、
出力ＣにはＧ７の出力０７が主として、Ｇ、の出力が従
として現れるので、出力０．．０．が共に主として現れ
る状態が発生し、マスターラッチ回路に読み込まれた入
力Ａのイ；号が直接スレーブラッチ回路出力Ｃに伝達さ
れ、本来のマスター・スレーブランチ回路の機能を果さ
ずに誤動作を起こすという問題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、コントロール信号の電位が不安定になって
も、本体のマスター・スレーブラッチ機能を維持出来、
誤動作を動作を防止したマスター・スレーブラッチ回路
を得ることを目的とする。
れたもので、コントロール信号の電位が不安定になって
も、本体のマスター・スレーブラッチ機能を維持出来、
誤動作を動作を防止したマスター・スレーブラッチ回路
を得ることを目的とする。
この発明に係わるマスター・スレーブラッチ回路は、マ
スターラッチ回路の読込用ゲートの出力とスレーブラッ
チ回路の読込用ゲートの出力とがゲート用コントロール
信号の電圧の大きさにかかわらず、同時に主として現れ
ることがないようにしたものである。
スターラッチ回路の読込用ゲートの出力とスレーブラッ
チ回路の読込用ゲートの出力とがゲート用コントロール
信号の電圧の大きさにかかわらず、同時に主として現れ
ることがないようにしたものである。
この発明におけろマスターラッチ回路の読込用ゲートの
出力とスレーブラッチ回路の読込用ゲートの出力とがゲ
ート用コントロール信号の電圧の大きさにかかわらず、
同時に主として現れることがないようにした手段は、マ
スターラッチ回路の入力信号が直接スレーブラッチ回路
から出力されることを防止する。
出力とスレーブラッチ回路の読込用ゲートの出力とがゲ
ート用コントロール信号の電圧の大きさにかかわらず、
同時に主として現れることがないようにした手段は、マ
スターラッチ回路の入力信号が直接スレーブラッチ回路
から出力されることを防止する。
以下、この発明の一実施例を図について説明する。第１
図において、Ａはマスターラッチ回路Ｍの入力、Ｂはマ
スターラッチ回路Ｍの出力でもあるスレーブラッチ回路
Ｓの入力、Ｃはスレーブラ、ソヂ回路Ｓの出力、φはコ
ントロール信号、Ｇｌ及びＧ４はコントロール信号φに
よってイネーブル状態とディスエーブル状態が制御され
る読込用ゲートとラッチ用ゲート、Ｇ２及びＧ３はコン
トロール信号φによってイネーブル状態とディスエーブ
ル状態が制御されるラッチ用ゲーＩ−と読込用ゲー＋−
１Ｂ、はマスターラッチ回路Ｍのバッファ、Ｂ２はスレ
ーブラッチ回路Ｓのバッファ、０．はゲ−＋−Ｇ 、の
出力、０□はゲートＧ２の出力、０３はゲｈ Ｇ ３の
出力、０４はゲートＧ４の出力である。
図において、Ａはマスターラッチ回路Ｍの入力、Ｂはマ
スターラッチ回路Ｍの出力でもあるスレーブラッチ回路
Ｓの入力、Ｃはスレーブラ、ソヂ回路Ｓの出力、φはコ
ントロール信号、Ｇｌ及びＧ４はコントロール信号φに
よってイネーブル状態とディスエーブル状態が制御され
る読込用ゲートとラッチ用ゲート、Ｇ２及びＧ３はコン
トロール信号φによってイネーブル状態とディスエーブ
ル状態が制御されるラッチ用ゲーＩ−と読込用ゲー＋−
１Ｂ、はマスターラッチ回路Ｍのバッファ、Ｂ２はスレ
ーブラッチ回路Ｓのバッファ、０．はゲ−＋−Ｇ 、の
出力、０□はゲートＧ２の出力、０３はゲｈ Ｇ ３の
出力、０４はゲートＧ４の出力である。
第２図は、コントロール信号φの電圧の大きさによるゲ
ー！・Ｇ１−Ｇ４の出力０８〜０４とラッチ回路出力Ｂ
、Ｃの状態を示した図である。
ー！・Ｇ１−Ｇ４の出力０８〜０４とラッチ回路出力Ｂ
、Ｃの状態を示した図である。
第３図は、φ＝１−φ。の時のマスターラッチ回路とス
レーブ回路の等価回路であり、Ｂの電位がどのように変
化して収束するかを示す。第３図において、２．−２４
はそれぞれゲートＧ、〜Ｇ４の出力インピーダンス、Ｂ
Ｉと８２はそれぞれマスターラッチ回路とスレーブラッ
チ回路のバッファである。
レーブ回路の等価回路であり、Ｂの電位がどのように変
化して収束するかを示す。第３図において、２．−２４
はそれぞれゲートＧ、〜Ｇ４の出力インピーダンス、Ｂ
Ｉと８２はそれぞれマスターラッチ回路とスレーブラッ
チ回路のバッファである。
Ｇ、及びＧ４はコントロール信号φによりイネーブル、
ディスエーブル状態が制御され、Ｇ２及びＧ３はコント
ロール信号φによりイネーブル、ディスエーブル状態が
制御される。Ｇ１及びＧ４がイネーブル状態で、Ｇ２及
びＧ３がディスエーブル状態の時、マスターラッチ回路
では、入力Ａの信号はＧ、の出力Ｏ１まて読み込まれ、
スレーブラッチ回路では、φが反転する以前の出力Ｃの
信号がＧ４とＢ２によりう・ソチされている。次に、φ
が反転すると、Ｇｌ及びＧ４がディスイネーブル状態に
なり、Ｇ２及びＧ３がイネーブル状態となる。この時、
マスターラッチ回路では、φが反転する以前の出力Ｂの
信号が６２と８１によりラッチされ、同時にマスターラ
ッチ回路でラッチされている出力Ｂの信号は、スし・−
ブラッチ回路の６３により読み込まれ、出力Ｃに伝達さ
れる。
ディスエーブル状態が制御され、Ｇ２及びＧ３はコント
ロール信号φによりイネーブル、ディスエーブル状態が
制御される。Ｇ１及びＧ４がイネーブル状態で、Ｇ２及
びＧ３がディスエーブル状態の時、マスターラッチ回路
では、入力Ａの信号はＧ、の出力Ｏ１まて読み込まれ、
スレーブラッチ回路では、φが反転する以前の出力Ｃの
信号がＧ４とＢ２によりう・ソチされている。次に、φ
が反転すると、Ｇｌ及びＧ４がディスイネーブル状態に
なり、Ｇ２及びＧ３がイネーブル状態となる。この時、
マスターラッチ回路では、φが反転する以前の出力Ｂの
信号が６２と８１によりラッチされ、同時にマスターラ
ッチ回路でラッチされている出力Ｂの信号は、スし・−
ブラッチ回路の６３により読み込まれ、出力Ｃに伝達さ
れる。
上記実施例では、第３図に示すように、φ＝Ｔ＝φ。の
時、マスターラッチ回路では、Ｇ２の出力インピーダン
スＺ２を、Ｇ、の出力インピーダンスＺ１に比へて低く
なるように設定しているので、出力Ｂの電位には、６２
出力０２の電位が主として、Ｇ、の出力０１の電位が従
として現れ（第３図（ａ）。
時、マスターラッチ回路では、Ｇ２の出力インピーダン
スＺ２を、Ｇ、の出力インピーダンスＺ１に比へて低く
なるように設定しているので、出力Ｂの電位には、６２
出力０２の電位が主として、Ｇ、の出力０１の電位が従
として現れ（第３図（ａ）。
（ｂ））、スレーブラッチ回路では、Ｇ４の出力インピ
ーダンスＺ４をＧ、の出力インピーダンスＺ３より低く
なるように設定しているので、出力Ｃの電位には、Ｇ４
の出力Ｏ１の電位が主として、Ｇ、の出力０３の電位が
従として現れる（第３図（Ｃ） 、 （ｄ） ）。
ーダンスＺ４をＧ、の出力インピーダンスＺ３より低く
なるように設定しているので、出力Ｃの電位には、Ｇ４
の出力Ｏ１の電位が主として、Ｇ、の出力０３の電位が
従として現れる（第３図（Ｃ） 、 （ｄ） ）。
従って、上記実施例では、第２図に示すように、φの電
位がφ、（０くφ、くφ。）の時、Ｇ、の出力インピー
ダンスＺ３と６４の出力インピーダンスＺ４が等しくな
り、φの電位がφ２（φｏくφ２くＶ ＣＣ）の時、Ｇ
１の出力インピーダンスＺ１と６２の出力インピーダン
スＺ２が等しくなり、出力Ｂには、０≦φくφ２の時、
Ｇ２の出力０２が主として、Ｇ１の出力０１が従として
現れ、φ２くφ≦ｙ ａａの時、Ｇ１の出力ＯＩが主と
して、Ｇ２の出力０２が従として現れ、出力Ｃには、０
≦φくφ工の時、Ｇ３の出力０３が主として、Ｇ４の出
力０４が従として現れ、φ１くφ≦■。。の時、Ｇ４の
出力０４が主として、Ｇ、の出力０．が従として現れる
ので、出力０１と０３が共に主として現れる状態はなく
、マスターラッチ回路で読み込まれた入力Ａの信号がス
レーブラッチ回路出力Ｃに直接伝達する状態は発生しな
いので、上記実施例のマスター・スレーブラッチ回路は
誤動作を起こさない。
位がφ、（０くφ、くφ。）の時、Ｇ、の出力インピー
ダンスＺ３と６４の出力インピーダンスＺ４が等しくな
り、φの電位がφ２（φｏくφ２くＶ ＣＣ）の時、Ｇ
１の出力インピーダンスＺ１と６２の出力インピーダン
スＺ２が等しくなり、出力Ｂには、０≦φくφ２の時、
Ｇ２の出力０２が主として、Ｇ１の出力０１が従として
現れ、φ２くφ≦ｙ ａａの時、Ｇ１の出力ＯＩが主と
して、Ｇ２の出力０２が従として現れ、出力Ｃには、０
≦φくφ工の時、Ｇ３の出力０３が主として、Ｇ４の出
力０４が従として現れ、φ１くφ≦■。。の時、Ｇ４の
出力０４が主として、Ｇ、の出力０．が従として現れる
ので、出力０１と０３が共に主として現れる状態はなく
、マスターラッチ回路で読み込まれた入力Ａの信号がス
レーブラッチ回路出力Ｃに直接伝達する状態は発生しな
いので、上記実施例のマスター・スレーブラッチ回路は
誤動作を起こさない。
尚、上記実施例では、バッファＢ、、Ｂ、を用いた例に
ついて説明したが、ゲート０１〜０４の出力が充分大き
い場合には、バッファＢ、、Ｂ、を省略して第４図に示
す回路構成としても同様の効果がある。
ついて説明したが、ゲート０１〜０４の出力が充分大き
い場合には、バッファＢ、、Ｂ、を省略して第４図に示
す回路構成としても同様の効果がある。
また、上記実施例では、マスターラッチ回路Ｍの出力Ｂ
をゲートＧ４の出力Ｏ０とゲートＧ ２の出力０２の接
続点に、スレーブラッチ回路Ｓの出力ＣをゲートＧ３の
出力Ｏ８とゲー） Ｇ ４の出力０４の接続点に配置し
たが、第５図に示すように、ゲートＧ２の入力をマスタ
ーラッチ回路Ｍの出力Ｂ。
をゲートＧ４の出力Ｏ０とゲートＧ ２の出力０２の接
続点に、スレーブラッチ回路Ｓの出力ＣをゲートＧ３の
出力Ｏ８とゲー） Ｇ ４の出力０４の接続点に配置し
たが、第５図に示すように、ゲートＧ２の入力をマスタ
ーラッチ回路Ｍの出力Ｂ。
ゲートＧ４の入力をスレーブラッチ回路Ｓの出力Ｃとし
てもよい。
てもよい。
また、上記実施例では、−ａ的なマスター・スレーブラ
ッチ回路についで説明したが、ゲートを第６図に（ａ）
、（ｂ）に示すようなりロックドゲートで構成して、第
７図あるいは第８図に示す回路構成として、クロ・ソク
ドゲ−１・６１〜Ｇ４の出力インピーダンス２１〜Ｚ４
を上記実施例と同様の関係に設定してもよ（、上記実施
例と同様の効果を奏する。
ッチ回路についで説明したが、ゲートを第６図に（ａ）
、（ｂ）に示すようなりロックドゲートで構成して、第
７図あるいは第８図に示す回路構成として、クロ・ソク
ドゲ−１・６１〜Ｇ４の出力インピーダンス２１〜Ｚ４
を上記実施例と同様の関係に設定してもよ（、上記実施
例と同様の効果を奏する。
また、ゲートを第９図（ａ）、（ｂ）に示すようなトラ
ンスミ・ソションゲ−１−で構成して、第１０図あるい
は第１１図に示す回路構成として、トランスミッンヨン
ゲ−１−Ｇ□〜Ｇ４の出力インピーダンスＺ１〜Ｚ４を
上記実施例と同様の関係に設定してもよく、上記実施例
と同様の効果を奏する。
ンスミ・ソションゲ−１−で構成して、第１０図あるい
は第１１図に示す回路構成として、トランスミッンヨン
ゲ−１−Ｇ□〜Ｇ４の出力インピーダンスＺ１〜Ｚ４を
上記実施例と同様の関係に設定してもよく、上記実施例
と同様の効果を奏する。
尚、第６図及び第９図に於て、Ｐ１〜Ｐ６はＰチャネル
ＭＯＳｌ−ランジスタ、Ｎ１〜Ｎ６はＮチャネルＭＯＳ
トランジスタを示す。
ＭＯＳｌ−ランジスタ、Ｎ１〜Ｎ６はＮチャネルＭＯＳ
トランジスタを示す。
以上のように、この発明によれば、コン）・ロール信号
φ及びＷの電圧がＯｖからＶ ｃｃの間てゆっくり変化
する時、マスターラッチ回路の読込用ゲ−１−の出力と
スレーブラッチ回路読込用ゲートの出力とが共に主とし
て現れることがないように構成したので、入力Ａの信号
がマスターラッチ回路出力Ｂを通して、直接スレーブラ
ッチ回路出力Ｃに伝達される等の誤動作を起こさないも
のが得られる効果がある。
φ及びＷの電圧がＯｖからＶ ｃｃの間てゆっくり変化
する時、マスターラッチ回路の読込用ゲ−１−の出力と
スレーブラッチ回路読込用ゲートの出力とが共に主とし
て現れることがないように構成したので、入力Ａの信号
がマスターラッチ回路出力Ｂを通して、直接スレーブラ
ッチ回路出力Ｃに伝達される等の誤動作を起こさないも
のが得られる効果がある。
第１図はこの発明の一実施例によるマスター・スレーブ
ラッチ回路を示す回路図、第２図はφの状態による各ゲ
ートの出力の状態を示す図、第３図はφ＝７＝φ。の場
合のマスターラッチ回路とスレーブラッチ回路の等価回
路、第４図、第５図。 第７図、第８図、第１０図、第１１図はこの発明の他の
実施例を示すマスター・スレーブラッチ回路を゛ 示す
回路図、第６図は第７図及び第８図回路に用いるクロッ
クドゲートの一例を示す図、第９図は第１０図及び第１
１図回路に用いるＦランスミツシランゲートの一例を示
す図、第１２図は従来の一般的なマスター・スレーブラ
ッチ回路を示す回路図、第１３図は第１２図回路におけ
るφの状態による各ゲートの出力の状態を示す図である
。 Ａはマスターラッチ回路の入力、Ｂはマスターラッチ回
路の出力であるスレーブランチ回路の入力、Ｃはスレー
ブラッチ回路の出力、φはコントロール信号、φはφの
反転したコントロール信号、Ｇ１及びＧ４はφによりイ
ネーブル、ディスエーブル状態を制御されるゲート、Ｇ
２及びＧ３はＴによりイネーブル、ディスエーブル状態
を制御されるゲート、ＢＩはマスターラッチ回路のバッ
ファ、Ｂ２ばスレーブラッチ回路のバッファ、０１〜ｏ
４はそれぞれ０１〜Ｇ４の出力、２１〜Ｚ４はそれぞれ
Ｇ、〜Ｇ４の出力インピーダンス、φ１は０くφｌくφ
０であるφの電位、φ２はφ。くφ２くｖｏ。であるφ
のＴｓ 位、ｐ ｒ〜Ｐ６はＰチャネルＭＯＳｌ−ラレ
ジスタ、Ｎ１〜Ｎ６はＮチャネルＭＯＳｌ−ランジスタ
。 なお、図中同一符号は同一、または相当部分を示す。
ラッチ回路を示す回路図、第２図はφの状態による各ゲ
ートの出力の状態を示す図、第３図はφ＝７＝φ。の場
合のマスターラッチ回路とスレーブラッチ回路の等価回
路、第４図、第５図。 第７図、第８図、第１０図、第１１図はこの発明の他の
実施例を示すマスター・スレーブラッチ回路を゛ 示す
回路図、第６図は第７図及び第８図回路に用いるクロッ
クドゲートの一例を示す図、第９図は第１０図及び第１
１図回路に用いるＦランスミツシランゲートの一例を示
す図、第１２図は従来の一般的なマスター・スレーブラ
ッチ回路を示す回路図、第１３図は第１２図回路におけ
るφの状態による各ゲートの出力の状態を示す図である
。 Ａはマスターラッチ回路の入力、Ｂはマスターラッチ回
路の出力であるスレーブランチ回路の入力、Ｃはスレー
ブラッチ回路の出力、φはコントロール信号、φはφの
反転したコントロール信号、Ｇ１及びＧ４はφによりイ
ネーブル、ディスエーブル状態を制御されるゲート、Ｇ
２及びＧ３はＴによりイネーブル、ディスエーブル状態
を制御されるゲート、ＢＩはマスターラッチ回路のバッ
ファ、Ｂ２ばスレーブラッチ回路のバッファ、０１〜ｏ
４はそれぞれ０１〜Ｇ４の出力、２１〜Ｚ４はそれぞれ
Ｇ、〜Ｇ４の出力インピーダンス、φ１は０くφｌくφ
０であるφの電位、φ２はφ。くφ２くｖｏ。であるφ
のＴｓ 位、ｐ ｒ〜Ｐ６はＰチャネルＭＯＳｌ−ラレ
ジスタ、Ｎ１〜Ｎ６はＮチャネルＭＯＳｌ−ランジスタ
。 なお、図中同一符号は同一、または相当部分を示す。
Claims (4)
- （１）コントロール信号によりイネーブル、ディスエー
ブル状態が制御され入力信号を受ける読込用ゲートＧ＿
１とこのゲートと相反的にコントロール信号によりイネ
ーブル、ディスエーブル状態が制御されるラッチ用ゲー
トＧ＿２の出力とがＡＮＤタイに接続され、Ｇ＿１がイ
ネーブル状態でＧ＿２がディスエーブル状態の時、Ｇ＿
１による入力Ａの信号の読み込み状態となり、Ｇ＿２が
イネーブル状態でＧ＿１がディスエーブル状態の時、Ｇ
＿２によるラッチ状態となってラッチ出力を発生するマ
スターラッチ回路と、コントロール信号によりイネーブ
ル、ディスエーブル状態が、制御されるラッチ用ゲート
Ｇ＿４とこのゲートと相反的にコントロール信号により
イネーブル、ディスエーブル状態が制御され、上記ラッ
チ出力を入力とする入力用ゲートＧ＿３の出力とかＡＮ
Ｄタイに接続され、Ｇ＿３がイネーブル状態でＧ＿４が
ディスエーブル状態の時、Ｇ＿３による上記ラッチ出力
の読み込み状態となり、Ｇ＿４がイネーブル状態でＧ＿
３がディスエーブル状態の時、Ｇ＿４によるラッチ状態
となって別のラッチ出力を発生するスレーブラッチ回路
とを備えたマスタースレーブラッチ回路において、コン
トロール信号の電圧の大きさにかかわらず、マスターラ
ッチ回路の読込用ゲートＧ＿１とスレーブラッチ回路の
読込用ゲートＧ＿３の各出力が同時に主として現れるこ
とがないように構成したことを特徴とするラッチ回路。 - （２）ゲートＧ＿１〜Ｇ＿４の出力インピーダンスＺ＿
１〜Ｚ＿４の関係がコントロール信号の電圧の大きさに
かかわらず、 ［１］Ｚ＿１＞Ｚ＿２の時、Ｚ＿３≦Ｚ＿４［２］Ｚ＿
１≦Ｚ＿２の時、Ｚ＿３＞Ｚ＿４となるように設定した
ことを特徴とする特許請求の範囲第１項記載のラッチ回
路。 - （３）ゲートＧ＿１〜Ｇ＿４をクロックドゲートにより
構成したことを特徴とする特許請求の範囲第１項または
第２項記載のラッチ回路。 - （４）ゲートＧ＿１〜Ｇ＿４をトランスミッションゲー
トにより構成したことを特徴とする特許請求の範囲第１
項または第２項記載のラッチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235715A JPS6295016A (ja) | 1985-10-21 | 1985-10-21 | ラツチ回路 |
| KR1019860006267A KR900001777B1 (ko) | 1985-10-21 | 1986-07-30 | 래치회로 |
| EP86114529A EP0219846B1 (en) | 1985-10-21 | 1986-10-21 | Latch circuit tolerant of undefined control signals |
| DE3650746T DE3650746T2 (de) | 1985-10-21 | 1986-10-21 | Gegenüber undefinierten Steuersignalen tolerante Verriegelungsschaltung |
| US06/921,180 US4794276A (en) | 1985-10-21 | 1986-10-21 | Latch circuit tolerant of undefined control signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235715A JPS6295016A (ja) | 1985-10-21 | 1985-10-21 | ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295016A true JPS6295016A (ja) | 1987-05-01 |
| JPH0348689B2 JPH0348689B2 (ja) | 1991-07-25 |
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Family Applications (1)
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|---|---|---|---|
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Country Status (5)
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| JP (1) | JPS6295016A (ja) |
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-
1986
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- 1986-10-21 DE DE3650746T patent/DE3650746T2/de not_active Expired - Lifetime
- 1986-10-21 EP EP86114529A patent/EP0219846B1/en not_active Expired - Lifetime
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