JPH0516211B2 - - Google Patents
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- JPH0516211B2 JPH0516211B2 JP61314421A JP31442186A JPH0516211B2 JP H0516211 B2 JPH0516211 B2 JP H0516211B2 JP 61314421 A JP61314421 A JP 61314421A JP 31442186 A JP31442186 A JP 31442186A JP H0516211 B2 JPH0516211 B2 JP H0516211B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- state
- latch circuit
- slave
- control signal
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置等に使用され
るラツチ回路に関し、特に誤動作の防止に関する
ものである。
るラツチ回路に関し、特に誤動作の防止に関する
ものである。
第９図は従来のマスタ・スレーブラツチ回路を示
す。図において、Ａはマスタラツチ回路Ｍの入
力、Ｂはマスタラツチ回路Ｍの出力でもあるスレ
ーブラツチ回路Ｓの入力、Ｃはスレーブラツチ回
路Ｓの出力、φ（φG5及びφG8）と（G6及び
φG7）はそれぞれコントロール信号とその反転
信号、G5及びG8はコントロール信号φG5及びφ8
によつてイネーブル状態とデイスエーブル状態が
制御されるゲート、G6及びG7はそれぞれ反転コ
ントロール信号G6及びG7によつてイネーブ
ル状態とデイスエーブル状態が制御されるゲー
ト、B3はマスタラツチ回路Ｍのバツフア、B4′は
スレーブラツチ回路Ｓのバツフア、O5はゲート
G5の出力、O6はゲートG6の出力、O7はゲート
G7の出力、O8はゲートG8の出力である。また第
１０図は、コントロール信号φの状態によるゲー
トG5〜G8とラツチ回路出力Ｂ，Ｃの状態を示し
たものである。
す。図において、Ａはマスタラツチ回路Ｍの入
力、Ｂはマスタラツチ回路Ｍの出力でもあるスレ
ーブラツチ回路Ｓの入力、Ｃはスレーブラツチ回
路Ｓの出力、φ（φG5及びφG8）と（G6及び
φG7）はそれぞれコントロール信号とその反転
信号、G5及びG8はコントロール信号φG5及びφ8
によつてイネーブル状態とデイスエーブル状態が
制御されるゲート、G6及びG7はそれぞれ反転コ
ントロール信号G6及びG7によつてイネーブ
ル状態とデイスエーブル状態が制御されるゲー
ト、B3はマスタラツチ回路Ｍのバツフア、B4′は
スレーブラツチ回路Ｓのバツフア、O5はゲート
G5の出力、O6はゲートG6の出力、O7はゲート
G7の出力、O8はゲートG8の出力である。また第
１０図は、コントロール信号φの状態によるゲー
トG5〜G8とラツチ回路出力Ｂ，Ｃの状態を示し
たものである。
次に従来装置の動作について説明する。
コントロール信号φ（φG5及びφG8）によつて
ゲートG5及びG8がイネーブル状態（主）である
時、ゲートG6及びG7はコントロール信号（
G6及びG7）によりデイスエーブル状態（従）
にあり、入力Ａの信号はゲートG5の出力O5まで
読み込まれ、スレーブラツチ回路Ｓでは、コント
ロール信号φG8が反転する以前の出力Ｃの信号が
G8とバツフアB4によりラツチされている。
ゲートG5及びG8がイネーブル状態（主）である
時、ゲートG6及びG7はコントロール信号（
G6及びG7）によりデイスエーブル状態（従）
にあり、入力Ａの信号はゲートG5の出力O5まで
読み込まれ、スレーブラツチ回路Ｓでは、コント
ロール信号φG8が反転する以前の出力Ｃの信号が
G8とバツフアB4によりラツチされている。
次にコントロール信号φ及びが反転すると、
ゲートG5及びG8がデイスエーブル状態（従）に
なり、ゲートG6及びG7はイネーブル状態（主）
となる。この状態でマスタラツチ回路Ｍでは
G6が反転する以前の出力Ｂの信号がG6，バツフ
アB3によりラツチされ、同時にマスタラツチ回
路Ｍでラツチされている出力Ｂの信号は、スレー
ブラツチ回路ＳのゲートG7により読み込まれ、
出力Ｃに伝達される。
ゲートG5及びG8がデイスエーブル状態（従）に
なり、ゲートG6及びG7はイネーブル状態（主）
となる。この状態でマスタラツチ回路Ｍでは
G6が反転する以前の出力Ｂの信号がG6，バツフ
アB3によりラツチされ、同時にマスタラツチ回
路Ｍでラツチされている出力Ｂの信号は、スレー
ブラツチ回路ＳのゲートG7により読み込まれ、
出力Ｃに伝達される。
従来のマスタ・スレーブラツチ回路では、コン
トロール信号φが“Ｌ”の電位と“Ｈ”の電位と
の間でゆつくり変化した時等、コントロール信号
φの電位が“Ｈ”の電位と“Ｌ”の電位との間で
不安定になつた時には、マスタラツチ回路Ｍに読
み込まれる入力Ａの信号が直接スレーブラツチ回
路の出力Ｃに伝達される問題が発する。
トロール信号φが“Ｌ”の電位と“Ｈ”の電位と
の間でゆつくり変化した時等、コントロール信号
φの電位が“Ｈ”の電位と“Ｌ”の電位との間で
不安定になつた時には、マスタラツチ回路Ｍに読
み込まれる入力Ａの信号が直接スレーブラツチ回
路の出力Ｃに伝達される問題が発する。
即ち、マスタラツチ回路Ｍがラツチ状態より読
み込み状態に変化する時、従来のマスタ・スレー
ブラツチ回路では、コントロール信号φ（φG5及
びφG8）及び（G6及びG7）のゲートG5〜
G7に対するマージンが最大となるように、コン
トロール信号φ及びのスレツシヨルド電圧を
Vcc／２付近に設定している。このため、上記の
例では、第１０図に示すように、マスタラツチ回
路ＭのゲートG5がデイスエーブル状態（従）よ
りイネーブル状態（主）に、ゲートG6がイネー
ブル状態（主）よりデイスエーブル状態（従）に
変わつた後に、スレーブラツチ回路Ｓのゲート
G7がイネーブル（主）よりデイスエーブル（従）
に、ゲートG8がデイスエーブル状態（従）より
イネーブル状態（主）に変わる。またスレーブラ
ツチ回路のゲートG7がデイスエーブル状態（従）
よりイネーブル状態（主）に、ゲートG8がイネ
ーブル状態（主）よりデイスエーブル状態（従）
に変わつた後に、マスタラツチ回路Ｍのゲート
G5がイネーブル状態（主）よりデイスエーブル
状態（従）に、ゲートG6がデイスエーブル状態
（従）よりイネーブル状態（主）に変わる。従つ
て、出力O5及びO7が共に“主”として現れる状
態が発生し、マスタラツチ回路Ｍに読み込まれた
入力Ａの信号が直接スレーブラツチ回路出力Ｃに
伝達され、本来のマスタ・スレーブラツチ回路の
機能を果たさずに誤動作を起こすという問題があ
つた。
み込み状態に変化する時、従来のマスタ・スレー
ブラツチ回路では、コントロール信号φ（φG5及
びφG8）及び（G6及びG7）のゲートG5〜
G7に対するマージンが最大となるように、コン
トロール信号φ及びのスレツシヨルド電圧を
Vcc／２付近に設定している。このため、上記の
例では、第１０図に示すように、マスタラツチ回
路ＭのゲートG5がデイスエーブル状態（従）よ
りイネーブル状態（主）に、ゲートG6がイネー
ブル状態（主）よりデイスエーブル状態（従）に
変わつた後に、スレーブラツチ回路Ｓのゲート
G7がイネーブル（主）よりデイスエーブル（従）
に、ゲートG8がデイスエーブル状態（従）より
イネーブル状態（主）に変わる。またスレーブラ
ツチ回路のゲートG7がデイスエーブル状態（従）
よりイネーブル状態（主）に、ゲートG8がイネ
ーブル状態（主）よりデイスエーブル状態（従）
に変わつた後に、マスタラツチ回路Ｍのゲート
G5がイネーブル状態（主）よりデイスエーブル
状態（従）に、ゲートG6がデイスエーブル状態
（従）よりイネーブル状態（主）に変わる。従つ
て、出力O5及びO7が共に“主”として現れる状
態が発生し、マスタラツチ回路Ｍに読み込まれた
入力Ａの信号が直接スレーブラツチ回路出力Ｃに
伝達され、本来のマスタ・スレーブラツチ回路の
機能を果たさずに誤動作を起こすという問題があ
つた。
この発明は、上記のような問題点を解消するた
めになされたもので、コントロール信号の電位が
不安定になつても、本来のマスタ・スレーブラツ
チ機能を維持できるとともに、誤動作を防止でき
るマスタ・スレーブラツチ回路を得ることを目的
とする。
めになされたもので、コントロール信号の電位が
不安定になつても、本来のマスタ・スレーブラツ
チ機能を維持できるとともに、誤動作を防止でき
るマスタ・スレーブラツチ回路を得ることを目的
とする。
この発明に係るラツチ回路は、マスタラツチ回
路がラツチ状態により読み込み状態に、スレーブ
ラツチ回路が読み込み状態よりラツチ状態に変化
する途中で、各ゲートのイネーブル又はデイスエ
ーブル状態を制御するコントロール信号のスレツ
シヨルド電圧に、マスタラツチ回路の入力用ゲー
トと上記マスタラツチ回路のラツチ出力を入力と
するスレーブラツチ回路のゲートとが共にオンと
ならないようにヒステリシス特性をもたせたもの
である。
路がラツチ状態により読み込み状態に、スレーブ
ラツチ回路が読み込み状態よりラツチ状態に変化
する途中で、各ゲートのイネーブル又はデイスエ
ーブル状態を制御するコントロール信号のスレツ
シヨルド電圧に、マスタラツチ回路の入力用ゲー
トと上記マスタラツチ回路のラツチ出力を入力と
するスレーブラツチ回路のゲートとが共にオンと
ならないようにヒステリシス特性をもたせたもの
である。
この発においては、マスタラツチ回路がラツチ
状態より読み込み状態に、スレーブラツチ回路が
読み込み状態よりラツチ状態に変化するとき、各
ゲートのコントロール信号のスレツシヨルド電圧
にマスタラツチ回路の入力用ゲートと上記マスタ
ラツチ回路のラツチ出力を入力とするスレーブラ
ツチ回路のゲートとが共にオンとならないように
ヒステリシス特性をもたせたのでマスタラツチ回
路に読み込まれた信号が直接スレーブラツチ回路
出力に現れることはない。
状態より読み込み状態に、スレーブラツチ回路が
読み込み状態よりラツチ状態に変化するとき、各
ゲートのコントロール信号のスレツシヨルド電圧
にマスタラツチ回路の入力用ゲートと上記マスタ
ラツチ回路のラツチ出力を入力とするスレーブラ
ツチ回路のゲートとが共にオンとならないように
ヒステリシス特性をもたせたのでマスタラツチ回
路に読み込まれた信号が直接スレーブラツチ回路
出力に現れることはない。
以下、この発明の一実施例を図について説明す
る。
る。
第１図は本発明の一実施例によるラツチ回路を
示す。図において、Ａはマスタラツチ回路Ｍの入
力、Ｂはマスタラツチ回路Ｍの出力でもあるスレ
ーブラツチ回路Ｓの入力、Ｃはスレーブラツチ回
路Ｓの出力、φ（φG1及びφG4）と（G2及び
φG3）はそれぞれコントロール信号とその反転
信号、G1及びG4はそれぞれコントロール信号
φG1及びφG4によつてイネーブル状態（主）とデ
イスエーブル状態（従）が制御される読み込み用
ゲート及びラツチ用ゲート、G2及びG3はコント
ロール信号G2及びG3によつてイネーブル状
態（主）とデイスエーブル状態（従）が制御され
るラツチ用ゲート及び読み込み用ゲート、B1は
マスタラツチ回路Ｍのバツフア、B2はスレーブ
ラツチ回路Ｓのバツフア、O1はゲートG1の出
力、O2はゲートG2の出力、O3はゲートG3の出
力、O4はゲートG4の出力である。
示す。図において、Ａはマスタラツチ回路Ｍの入
力、Ｂはマスタラツチ回路Ｍの出力でもあるスレ
ーブラツチ回路Ｓの入力、Ｃはスレーブラツチ回
路Ｓの出力、φ（φG1及びφG4）と（G2及び
φG3）はそれぞれコントロール信号とその反転
信号、G1及びG4はそれぞれコントロール信号
φG1及びφG4によつてイネーブル状態（主）とデ
イスエーブル状態（従）が制御される読み込み用
ゲート及びラツチ用ゲート、G2及びG3はコント
ロール信号G2及びG3によつてイネーブル状
態（主）とデイスエーブル状態（従）が制御され
るラツチ用ゲート及び読み込み用ゲート、B1は
マスタラツチ回路Ｍのバツフア、B2はスレーブ
ラツチ回路Ｓのバツフア、O1はゲートG1の出
力、O2はゲートG2の出力、O3はゲートG3の出
力、O4はゲートG4の出力である。
第２図は、コントロール信号φの電圧の大きさ
によるゲートG1〜G4とラツチ回路出力Ｂ，Ｃの
状態を示した図である。第３図及び第４図はコン
トロール信号φの電位が、OV→Vcc→OVと変化
した時のマスタラツチ回路Ｍ及びスレーブラツチ
回路Ｓの等価回路を示し、Ａの入力信号がどのよ
うにして伝達されるかを表す。
によるゲートG1〜G4とラツチ回路出力Ｂ，Ｃの
状態を示した図である。第３図及び第４図はコン
トロール信号φの電位が、OV→Vcc→OVと変化
した時のマスタラツチ回路Ｍ及びスレーブラツチ
回路Ｓの等価回路を示し、Ａの入力信号がどのよ
うにして伝達されるかを表す。
次に動作について説明する。
第１図において、ゲートG1及びG4がイネーブ
ル状態（主）で、ゲートG2およびG3がデイスエ
ーブル状態（従）の時、マスタラツチ回路Ｍで
は、入力Ａの信号はゲートG1の出力O1まで読み
込まれ、スレーブラツチ回路Ｓでは、コントロー
ル信号φが反転する以前の出力Ｃの信号がゲート
G4とバツフアB2によりラツチされている。次
に、コントロール信号φが反転すると、ゲート
G1及びG4がデイスエーブル状態（従）になり、
ゲートG2及びG3がイネーブル状態となる。この
時、マスタラツチ回路Ｍでは、コントロール信号
φが反転する以前の出力Ｂの信号がゲートG2と
バツフアB1によりラツチされ、同時にマスタラ
ツチ回路Ｍでラツチされている出力Ｂの信号は、
スレーブラツチ回路ＳのゲートS3により読み込
まれ、出力Ｃに伝達される。
ル状態（主）で、ゲートG2およびG3がデイスエ
ーブル状態（従）の時、マスタラツチ回路Ｍで
は、入力Ａの信号はゲートG1の出力O1まで読み
込まれ、スレーブラツチ回路Ｓでは、コントロー
ル信号φが反転する以前の出力Ｃの信号がゲート
G4とバツフアB2によりラツチされている。次
に、コントロール信号φが反転すると、ゲート
G1及びG4がデイスエーブル状態（従）になり、
ゲートG2及びG3がイネーブル状態となる。この
時、マスタラツチ回路Ｍでは、コントロール信号
φが反転する以前の出力Ｂの信号がゲートG2と
バツフアB1によりラツチされ、同時にマスタラ
ツチ回路Ｍでラツチされている出力Ｂの信号は、
スレーブラツチ回路ＳのゲートS3により読み込
まれ、出力Ｃに伝達される。
次に、第１図の回路におけるコントロール信号
φ，と各ゲートの出力状態との関係について第
２図，第３図及び第４図を用いて説明する。本実
施例ではゲートG1〜G4のイネーブル状態（主）
とデイスエーブル状態（従）を制御するコントロ
ール信号φ（φG1及びφG4）と（G2及び
G3）のスレツシヨルド電圧V1〜V4を、 Vcc−V2（OFF）＝V4（ON） ＜Vcc−V3（OFF）＜V1（ON） かつ、 Vcc−V2（ON）＜V1（OFF） ＝V4（OFF）＜Vcc−V3（ON） （ただし、V1（ON）〜V4（ON）はコントロー
ル信号φG1〜φG4が“Ｌ”から“Ｈ”に変化する
スレツシヨルド電圧、V1（OFF）〜V4（OFF）は
コントロール信号φG1〜φG4が“Ｈ”から“Ｌ”
に変化するスレツシヨルド電圧を表す）となるよ
うにヒステリシス特性をもたせたので、第２図，
第３図及び第４図に示すように、マスタラツチ回
路ＭのゲートG1がデイスエーブル状態（従）よ
りイネーブル状態（主）に、ゲートG2がイネー
ブル状態（主）よりデイスエーブル状態（従）に
変わる（第３図及び第４図１〜３ないし３〜５参
照）以前に、スレーブラツチ回路ＳのゲートG3
がイネーブル状態（主）よりデイスエーブル状態
（従）に、ゲートG4がデイスエーブル状態（従）
よりイネーブル状態（主）に変わり、スレーブラ
ツチ回路ＳのゲートG3がデイスエーブル状態
（従）よりイネーブル状態（主）に、ゲートG4が
イネーブル状態（主）よりデイスエーブル状態
（従）に変わる以前に、マスタラツチ回路Ｍのゲ
ートG1がイネーブル状態（主）よりデイスエー
ブル状態（従）に、ゲートG2がデイスエーブル
状態（従）よりイネーブル状態（主）に変わる。
φ，と各ゲートの出力状態との関係について第
２図，第３図及び第４図を用いて説明する。本実
施例ではゲートG1〜G4のイネーブル状態（主）
とデイスエーブル状態（従）を制御するコントロ
ール信号φ（φG1及びφG4）と（G2及び
G3）のスレツシヨルド電圧V1〜V4を、 Vcc−V2（OFF）＝V4（ON） ＜Vcc−V3（OFF）＜V1（ON） かつ、 Vcc−V2（ON）＜V1（OFF） ＝V4（OFF）＜Vcc−V3（ON） （ただし、V1（ON）〜V4（ON）はコントロー
ル信号φG1〜φG4が“Ｌ”から“Ｈ”に変化する
スレツシヨルド電圧、V1（OFF）〜V4（OFF）は
コントロール信号φG1〜φG4が“Ｈ”から“Ｌ”
に変化するスレツシヨルド電圧を表す）となるよ
うにヒステリシス特性をもたせたので、第２図，
第３図及び第４図に示すように、マスタラツチ回
路ＭのゲートG1がデイスエーブル状態（従）よ
りイネーブル状態（主）に、ゲートG2がイネー
ブル状態（主）よりデイスエーブル状態（従）に
変わる（第３図及び第４図１〜３ないし３〜５参
照）以前に、スレーブラツチ回路ＳのゲートG3
がイネーブル状態（主）よりデイスエーブル状態
（従）に、ゲートG4がデイスエーブル状態（従）
よりイネーブル状態（主）に変わり、スレーブラ
ツチ回路ＳのゲートG3がデイスエーブル状態
（従）よりイネーブル状態（主）に、ゲートG4が
イネーブル状態（主）よりデイスエーブル状態
（従）に変わる以前に、マスタラツチ回路Ｍのゲ
ートG1がイネーブル状態（主）よりデイスエー
ブル状態（従）に、ゲートG2がデイスエーブル
状態（従）よりイネーブル状態（主）に変わる。
このような本実施例では、ゲートG1及びG3の
出力O1及びO3が共に“主”として現われる状態
はなく、マスタラツチ回路Ｍで読み込まれた入力
信号がスレーブラツチ回路出力Ｃに直接伝達する
状態は発生しないので、誤動作を起こすことがな
い。
出力O1及びO3が共に“主”として現われる状態
はなく、マスタラツチ回路Ｍで読み込まれた入力
信号がスレーブラツチ回路出力Ｃに直接伝達する
状態は発生しないので、誤動作を起こすことがな
い。
なお、上記実施例では、バツフアB1，B2を用
いた例について説明したが、ゲートG1〜G4の出
力が充分に大きい場合には、バツフアB1，B2を
省略して第５図に示す回路構成としても同様の効
果がある。
いた例について説明したが、ゲートG1〜G4の出
力が充分に大きい場合には、バツフアB1，B2を
省略して第５図に示す回路構成としても同様の効
果がある。
また、上記実施例では、マスタラツチ回路Ｍの
出力ＢをゲートG1の出力O1とゲートG2の出力
O2の接続的に、スレーブラツチ回路Ｓの出力Ｃ
をゲートG3の出力O3とゲートG4の出力O4の接
続点に配置したが、第６図に示すように、ゲート
G2の入力をマスタラツチ回路Ｍの出力Ｂ、ゲー
トG4の入力をスレーブラツチ回路Ｓの出力Ｃと
してもよく、また第７図に示すように、ゲート
G4の入力をスレーブラツチ回路Ｓの出力Ｃとし
てもよく、さらに第８図に示すように、ゲート
G2の入力をマスタラツチ回路Ｍの出力Ｂとして
もよい。
出力ＢをゲートG1の出力O1とゲートG2の出力
O2の接続的に、スレーブラツチ回路Ｓの出力Ｃ
をゲートG3の出力O3とゲートG4の出力O4の接
続点に配置したが、第６図に示すように、ゲート
G2の入力をマスタラツチ回路Ｍの出力Ｂ、ゲー
トG4の入力をスレーブラツチ回路Ｓの出力Ｃと
してもよく、また第７図に示すように、ゲート
G4の入力をスレーブラツチ回路Ｓの出力Ｃとし
てもよく、さらに第８図に示すように、ゲート
G2の入力をマスタラツチ回路Ｍの出力Ｂとして
もよい。
また、上記実施例では、ゲートG1及びG4をコ
ントロール信号φ（φG1及びG4）で、ゲートG2及
びG3をコントロール信号（G2及びG3）で
制御したが、ゲートG1及びG4をコントロール信
号で、ゲートG2及びG3をコントロール信号φ
で制御してもよく、上記実施例と同様の効果を奏
する。
ントロール信号φ（φG1及びG4）で、ゲートG2及
びG3をコントロール信号（G2及びG3）で
制御したが、ゲートG1及びG4をコントロール信
号で、ゲートG2及びG3をコントロール信号φ
で制御してもよく、上記実施例と同様の効果を奏
する。
以上のようにこの発明にかかるラツチ回路によ
れば、コントロール信号の電圧が0VからVccの
間でゆつくり変化する時、特にマスタラツチ回路
がラツチ状態から読み込み状態に、スレーブラツ
チ回路が読み込み状態からラツチ状態に変化する
際、各ゲートのイネーブル又はデイスエーブル状
態を制御する各コントロール信号のスレツシヨル
ド電圧に、マスタラツチ回路の入力用ゲートと上
記マスタラツチ回路のラツチ出力を入力とするス
レーブラツチ回路のゲートが共にオンとならない
ようにヒステリシス特性をもたせたので、入力信
号がマスタラツチ回路を通して直接スレーブラツ
チ回路出力に伝達される等の誤動作を起こさない
ものが得られる効果がある。
れば、コントロール信号の電圧が0VからVccの
間でゆつくり変化する時、特にマスタラツチ回路
がラツチ状態から読み込み状態に、スレーブラツ
チ回路が読み込み状態からラツチ状態に変化する
際、各ゲートのイネーブル又はデイスエーブル状
態を制御する各コントロール信号のスレツシヨル
ド電圧に、マスタラツチ回路の入力用ゲートと上
記マスタラツチ回路のラツチ出力を入力とするス
レーブラツチ回路のゲートが共にオンとならない
ようにヒステリシス特性をもたせたので、入力信
号がマスタラツチ回路を通して直接スレーブラツ
チ回路出力に伝達される等の誤動作を起こさない
ものが得られる効果がある。
第１図はこの発明の一実施例によるマスタ・ス
レーブラツチ回路を示す回路図、第２は該回路に
おいてコントロール信号の状態による各ゲート及
び出力の状態を示す図、第３図及び第４図はそれ
ぞれコントロール信号の状態によるマスタラツチ
回路とスレーブラツチ回路の等価回路を示す図、
第５図、第６図、第７図及び第８図はこの発明の
他の実施例によるマスタ・スレーブラツチ回路を
示す回路図、第９図は従来の一般的なマスタ・ス
レーブラツチ回路を示す回路図、第１０図は該回
路においてコントロール信号の状態による各ゲー
ト及び出力の状態を示す図である。 図において、Ａはマスタラツチ回路Ｍに入力、
Ｂはマスタラツチ回路Ｍの出力であるスレーブラ
ツチ回路Ｓの入力、Ｃはスレーブラツチ回路Ｓの
出力、φはコントロール信号、はコントロール
信号φの反転信号、G1及びG4はコントロール信
号φによりイネーブル又はデイスエーブル状態を
制御されるゲート、B1はマスタラツチ回路Ｍの
バツフア、B2はスレーブラツチ回路出力Ｓのバ
ツフア、O1ないしO4はそれぞれG1ないしG4の
出力であり、φ0ないしφ8はそれぞれ、0V＜φ1＜
φ2＜φ3＜Vcc，0V＜φ6＜φ5＜φ4＜Vcc，0V＜
φ7＜φ0＜φ8＜Vccの関係にあるコントロール信
号φの電位を表わす。なお、図中同一符号は同
一、又は相当部分を示す。
レーブラツチ回路を示す回路図、第２は該回路に
おいてコントロール信号の状態による各ゲート及
び出力の状態を示す図、第３図及び第４図はそれ
ぞれコントロール信号の状態によるマスタラツチ
回路とスレーブラツチ回路の等価回路を示す図、
第５図、第６図、第７図及び第８図はこの発明の
他の実施例によるマスタ・スレーブラツチ回路を
示す回路図、第９図は従来の一般的なマスタ・ス
レーブラツチ回路を示す回路図、第１０図は該回
路においてコントロール信号の状態による各ゲー
ト及び出力の状態を示す図である。 図において、Ａはマスタラツチ回路Ｍに入力、
Ｂはマスタラツチ回路Ｍの出力であるスレーブラ
ツチ回路Ｓの入力、Ｃはスレーブラツチ回路Ｓの
出力、φはコントロール信号、はコントロール
信号φの反転信号、G1及びG4はコントロール信
号φによりイネーブル又はデイスエーブル状態を
制御されるゲート、B1はマスタラツチ回路Ｍの
バツフア、B2はスレーブラツチ回路出力Ｓのバ
ツフア、O1ないしO4はそれぞれG1ないしG4の
出力であり、φ0ないしφ8はそれぞれ、0V＜φ1＜
φ2＜φ3＜Vcc，0V＜φ6＜φ5＜φ4＜Vcc，0V＜
φ7＜φ0＜φ8＜Vccの関係にあるコントロール信
号φの電位を表わす。なお、図中同一符号は同
一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ コントロール信号によりイネーブル又はデイ
スエーブル状態が制御され入力信号を受ける第１
のゲートと、該第１のゲートと相反的に上記コン
トロール信号によりイネーブル又はデイスエーブ
ル状態が制御されラツチを行う第２のゲートとを
有し、上記第１のゲートの出力と上記第２のゲー
トの出力とがアンドタイに接続され、上記第１の
ゲートがイネーブル状態で上記第２のゲートがデ
イスエーブル状態であるとき上記第１のゲートに
よる入力信号の読み込み状態となり、上記第１の
ゲートがデイスエーブル状態で上記第２のゲート
がイネーブル状態であるとき上記第２のゲートに
よるラツチ状態となつてラツチ出力を発生するマ
スタラツチ回路と、 コントロール信号によりイネーブル又はデイス
エーブル状態が制御されラツチを行う第３のゲー
トと、該第３のゲートと相反的に上記コントロー
ル信号によりイネーブル又はデイスエーブル状態
が制御され上記マスタラツチ回路のラツチ出力を
入力とする第４のゲートとを有し、上記第３のゲ
ートの出力と上記第４のゲートの出力とがアンド
タイに接続され、上記第４のゲートがイネーブル
状態で上記第３のゲートがデイスエーブル状態で
あるとき上記第４のゲートによる上記ラツチ出力
の読み込み状態となり、上記第３のゲートがイネ
ーブル状態で上記第４のゲートがデイスエーブル
状態であるとき上記第３のゲートによるラツチ状
態となつて上記第３のゲートのラツチ出力を発生
するスレーブラツチ回路とを備えたマスタ・スレ
ーブラツチ回路において、 上記各ゲートのイネーブル又はデイスエーブル
状態を制御するコントロール信号のスレツシヨル
ド電圧は、上記マスタラツチ回路がラツチ状態よ
り読み込み状態に、上記スレーブラツチ回路が読
み込み状態よりラツチ状態に変化する途中で、上
記第１のゲートと上記第４のゲートが共にオン状
態とならないようにヒステリシス特性をもたせた
ものであることを特徴とするラツチ回路。 ２ 上記各ゲートのコントロール信号のスレツシ
ヨルド電圧は、上記マスタラツチ回路の第１のゲ
ートがデイスエーブル状態（従）よりイネーブル
状態（主）に、上記第２のゲートがイネーブル状
態（主）よりデイスエーブル状態（従）に変わる
以前に、上記スレーブラツチ回路の第４のゲート
がイネーブル状態（主）よりデイスエーブル状態
（従）に、上記第３のゲートがデイスエーブル状
態（従）よりイネーブル状態（主）に変わりま
た、上記スレーブラツチ回路の第４のゲートがデ
イスエーブル状態（従）よりイネーブル状態
（主）に、上記第３のゲートがイネーブル状態
（主）よりデイスエーブル状態（従）に変わる以
前に、上記マスタラツチ回路の第１のゲートがイ
ネーブル状態（主）よりデイスエーブル状態
（従）に、第２のゲートがデイスエーブル状態
（従）よりイネーブル状態（主）に変わるように
ヒステリシス特性をもたせたものであることを特
徴とする特許請求の範囲第１項記載のラツチ回
路。 ３ 上記各ゲートのコントロール信号のスレツシ
ヨルド電圧は、電源電圧をVcc，スレツシヨルド
電圧をV1ないしV4、コントロール信号が“Ｌ”
から“Ｈ”に変化するときのスレツシヨルド電圧
をV1（ON）ないしV4（ON）、コントロール信号
が“Ｈ”から“Ｌ”に変化するときのスレツシヨ
ルド電圧をV1（OFF）ないしV4（OFF）と表すと
き、 Vcc−V2（OFF）＝V4（ON） ＜Vcc−V3（OFF）＜V1（ON） かつ、 Vcc−V2（ON）＜V1（OFF） ＝V4（OFF）＜Vcc−V3（ON） を満足するようにヒステリシス特性をもたせたも
のであることを特徴とする特許請求の範囲第２項
記載のラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314421A JPS63161719A (ja) | 1986-12-24 | 1986-12-24 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314421A JPS63161719A (ja) | 1986-12-24 | 1986-12-24 | ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63161719A JPS63161719A (ja) | 1988-07-05 |
| JPH0516211B2 true JPH0516211B2 (ja) | 1993-03-03 |
Family
ID=18053144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314421A Granted JPS63161719A (ja) | 1986-12-24 | 1986-12-24 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9055825B2 (en) | 2007-11-02 | 2015-06-16 | Mind Create Japan, Inc. | Inflatable mannequin and method of manufacturing the same |
| KR20190108537A (ko) * | 2019-09-11 | 2019-09-24 | 에스케이씨 주식회사 | 광학 재료용 중합성 조성물 |
-
1986
- 1986-12-24 JP JP61314421A patent/JPS63161719A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9055825B2 (en) | 2007-11-02 | 2015-06-16 | Mind Create Japan, Inc. | Inflatable mannequin and method of manufacturing the same |
| KR20190108537A (ko) * | 2019-09-11 | 2019-09-24 | 에스케이씨 주식회사 | 광학 재료용 중합성 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63161719A (ja) | 1988-07-05 |
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