JPS6297367A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6297367A JPS6297367A JP61123501A JP12350186A JPS6297367A JP S6297367 A JPS6297367 A JP S6297367A JP 61123501 A JP61123501 A JP 61123501A JP 12350186 A JP12350186 A JP 12350186A JP S6297367 A JPS6297367 A JP S6297367A
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- JP
- Japan
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- insulating film
- electrode
- substrate
- transistor
- region
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に係わり、特にダイナミック
メモリセルに関する。
メモリセルに関する。
この種の半導体記憶装置として、１個のトランジスタで
１個のメモリセルを構成したものが仰られている。これ
は、第１図に平面図で示した如き構成を有し１等価回路
は罫２因の如くなる。構造の概略を１セルについて説明
する。半導体基板例えばＰ型Ｓｉ基板に、互いに離隔し
てれ 領域（ＬＩＪ。
１個のメモリセルを構成したものが仰られている。これ
は、第１図に平面図で示した如き構成を有し１等価回路
は罫２因の如くなる。構造の概略を１セルについて説明
する。半導体基板例えばＰ型Ｓｉ基板に、互いに離隔し
てれ 領域（ＬＩＪ。
（１２）が設けられこの両領域間にチャンネル部（１３
）が形成されている。チャンネル部上には、絶縁膜を介
して多結晶Ｓ ｉ ｌｉｔ （１４）が設けられている
。この多結晶Ｓｉ層（１４）は、ゲート電極となる。こ
の多結晶８Ｍ層（１４）上には別の絶縁膜が設けられ。
）が形成されている。チャンネル部上には、絶縁膜を介
して多結晶Ｓ ｉ ｌｉｔ （１４）が設けられている
。この多結晶Ｓｉ層（１４）は、ゲート電極となる。こ
の多結晶８Ｍ層（１４）上には別の絶縁膜が設けられ。
所定開孔部（１５）を介して、Ａｌｌ０列ライン（１６
）と接続される。前記ｎ＋領領域１１）、（１２）ゲー
ト電極（１４）とで構成されるＭＯＳ）ランジスタが番
地選択用として使用される。
）と接続される。前記ｎ＋領領域１１）、（１２）ゲー
ト電極（１４）とで構成されるＭＯＳ）ランジスタが番
地選択用として使用される。
一方、半導体基板上には、絶縁膜を介して第２の多結晶
Ｓｉ層（１７）が設けられ、このＳｉ層（１７）と基板
との間で、容量素子（１８）が形成されている。
Ｓｉ層（１７）が設けられ、このＳｉ層（１７）と基板
との間で、容量素子（１８）が形成されている。
さらに、前記ｎ 領域（１１）は例えば拡散層で形成さ
れ、ディジットライン（１９）として働ら〈。
れ、ディジットライン（１９）として働ら〈。
このようなメモリセルにおいて１番地選択用ＭＯ８）ラ
ンジスタのゲート電極と、前記容量素子の一方の電極と
なる多結晶Ｓｉとの分離が必要な友め、セル面積が大と
なってしまう、又１列ラインとゲート電極との接触をと
る几めのコンタクトホールの占める面積も無駄となって
い友、これらは、集積度の低下或いはメモリセル面積の
増加となり、最近の半導体の高集積化の方向と相反する
ものである。
ンジスタのゲート電極と、前記容量素子の一方の電極と
なる多結晶Ｓｉとの分離が必要な友め、セル面積が大と
なってしまう、又１列ラインとゲート電極との接触をと
る几めのコンタクトホールの占める面積も無駄となって
い友、これらは、集積度の低下或いはメモリセル面積の
増加となり、最近の半導体の高集積化の方向と相反する
ものである。
本発明は、上記点に鑑みてなされたものでその目的とす
る所は、高集積密度の半導体記憶装置を提供するもので
ある。
る所は、高集積密度の半導体記憶装置を提供するもので
ある。
本発明の他の目的は、メモリセルの占有面積に比較して
メ゛モリ容敬の犬な半導体記憶装置を提供するものであ
る。
メ゛モリ容敬の犬な半導体記憶装置を提供するものであ
る。
本発明のさらに他の目的は、高速読み出しの可能な半導
体記憶装置を提供するものである。
体記憶装置を提供するものである。
以下１本発明の詳細を図面を用いながら説明する。第３
図は本発明装置の一実施例を示す平面図であり、第４図
は第３図の■−■線による断面図を示す。
図は本発明装置の一実施例を示す平面図であり、第４図
は第３図の■−■線による断面図を示す。
まず、構造について説明すると、半導体基体として例え
ば比較的高抵抗の一１シリコン基板（４１）が用意され
る。この基板の一部上に絶縁膜例えば二酸化シリコン（
４２〕を介して、第１電極（４３）が設けられている。
ば比較的高抵抗の一１シリコン基板（４１）が用意され
る。この基板の一部上に絶縁膜例えば二酸化シリコン（
４２〕を介して、第１電極（４３）が設けられている。
絶縁膜としては、 ８ｉ０． 、Ｓｉ、Ｎ、。
Ａ Ｊ ｚ Ｏ３等を適宜組み合わせた積１体を用いて
もよい、この第１電極（４３）は、多結晶Ｓｉ″′ｃ溝
成した。
もよい、この第１電極（４３）は、多結晶Ｓｉ″′ｃ溝
成した。
その製造は通常のＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ Ｄｅｐｏｓｉ −１ｉｏｎ）法によって行な
った。勿論Ｍｏ、Ｗ、ＡＡ！等の金属材料で構成しても
かまわない。第１’＠極（４３）に半導体基板ｒｌ）に
対し正の電圧を印加することにより、基板表面にｎ型反
転層（４４）を形成する。このｎ型反転１ｍ （４４）
と前記＠ｌ電極（４３）を両電極とし九キャパシタ（４
５）が構成される。
ｐｏｕｒ Ｄｅｐｏｓｉ −１ｉｏｎ）法によって行な
った。勿論Ｍｏ、Ｗ、ＡＡ！等の金属材料で構成しても
かまわない。第１’＠極（４３）に半導体基板ｒｌ）に
対し正の電圧を印加することにより、基板表面にｎ型反
転層（４４）を形成する。このｎ型反転１ｍ （４４）
と前記＠ｌ電極（４３）を両電極とし九キャパシタ（４
５）が構成される。
一方、このｎ型反転層（４４）と離隔して基板内にｎ＋
領領域４６ンが設けられている。ｎ＋領領域４６）は、
例えば通常の拡散法によって形成し九。このｎ＋領領域
４６）は１紙面に対して垂直な方向に延びており、ディ
ジットラインとして使用される。
領領域４６ンが設けられている。ｎ＋領領域４６）は、
例えば通常の拡散法によって形成し九。このｎ＋領領域
４６）は１紙面に対して垂直な方向に延びており、ディ
ジットラインとして使用される。
勿論、ｎ＋領領域４６）の製法は熱拡散以外でもよく又
、導電性物質で構成してもよい。
、導電性物質で構成してもよい。
このｎ＋領領域４６）と前記反転層（４４）との関上に
ゲート絶縁膜（４７）を介して第２電極（４Ｂ）が設け
られている。ゲート絶縁膜（４７）は１例えば１００Ｏ
Ａ厚さのＳｉｎ、を用いた。勿論、他の絶縁材料を用い
てもよい、又Ｗｃ２電極（４８）としては、多結晶Ｓ１
を用いたが、第１電極同様Ｍｏ、Ｗ、Ａｊ等の金属材料
を用いても良い。この＠２電極はゲート電極となるもの
であり、このゲート電極（４８）、 ｒｌ”領域（４６
）、反転ｌｉ！（４４）、絶縁膜（４７）とでＭＯＳ）
２ンジスタ（４９）が構成される。
ゲート絶縁膜（４７）を介して第２電極（４Ｂ）が設け
られている。ゲート絶縁膜（４７）は１例えば１００Ｏ
Ａ厚さのＳｉｎ、を用いた。勿論、他の絶縁材料を用い
てもよい、又Ｗｃ２電極（４８）としては、多結晶Ｓ１
を用いたが、第１電極同様Ｍｏ、Ｗ、Ａｊ等の金属材料
を用いても良い。この＠２電極はゲート電極となるもの
であり、このゲート電極（４８）、 ｒｌ”領域（４６
）、反転ｌｉ！（４４）、絶縁膜（４７）とでＭＯＳ）
２ンジスタ（４９）が構成される。
このＭＯＳ ）ランジスタ（４９）のゲート電極（４８
）は、＠ｌ電極（４３）上に絶縁膜（５０〕を介し九状
態で延長されている。この絶縁膜（５ｏ）は前記ゲート
絶縁膜（４７ンに比し、両Ｐ３縁膜が同質の４合肉厚と
しておくことが望ましい。例えば厚さ８０００Ａとなし
九。この絶縁膜（５０）の材料はＡ Ｉ２０Ｂ 、 ８
ｉ 、Ｎ、等を含むものでも勿論構わない。絶縁膜（
５０）上に延在した第２＠極（４８）と前記第１電極（
４３）とにはさまれた部分の容量（Ｏ３）が、前記トラ
ンジスタ（４９）のゲート基板間容量＜、Ｃｓ）に比し
小となるべく構成するのが高速動作上望ましい。
）は、＠ｌ電極（４３）上に絶縁膜（５０〕を介し九状
態で延長されている。この絶縁膜（５ｏ）は前記ゲート
絶縁膜（４７ンに比し、両Ｐ３縁膜が同質の４合肉厚と
しておくことが望ましい。例えば厚さ８０００Ａとなし
九。この絶縁膜（５０）の材料はＡ Ｉ２０Ｂ 、 ８
ｉ 、Ｎ、等を含むものでも勿論構わない。絶縁膜（
５０）上に延在した第２＠極（４８）と前記第１電極（
４３）とにはさまれた部分の容量（Ｏ３）が、前記トラ
ンジスタ（４９）のゲート基板間容量＜、Ｃｓ）に比し
小となるべく構成するのが高速動作上望ましい。
このためには、膜厚を厚く構成しても良いし。
誘電率の小なる物質で絶縁膜（５ｏ）を構成してもよい
。ゲート電極（４８）上は、保護絶縁映（５Ｘ）が被着
されておシ、この膜には所定開孔部（５２）が設けられ
ている。そして、この開孔ｉ （５２）において列ライ
ンを構成する外部配＃ （５３）とのコンタクトがとら
れる。開孔部（５２）を設ける位置は１本発明において
特に重要であＶ、開孔部の少くとも一部が前記第１′Ｗ
ｉ極（４３）上に設けられることが肝要である。
。ゲート電極（４８）上は、保護絶縁映（５Ｘ）が被着
されておシ、この膜には所定開孔部（５２）が設けられ
ている。そして、この開孔ｉ （５２）において列ライ
ンを構成する外部配＃ （５３）とのコンタクトがとら
れる。開孔部（５２）を設ける位置は１本発明において
特に重要であＶ、開孔部の少くとも一部が前記第１′Ｗ
ｉ極（４３）上に設けられることが肝要である。
第４１図では開孔部の全体を、前記第１電極上に配置し
たｆＩｌを示している。このような実施例装置において
、メモリ容量部面積を従来同様３００μｒｎ！とじ友に
もかかわらずメモリセルの占有面積は従来装置−〜−程
度とすることが出来た。この結果ディジット線に酊随す
るを主容量が小となジＳ従来と同じセンスアンプを便用
しても感度は向上し。
たｆＩｌを示している。このような実施例装置において
、メモリ容量部面積を従来同様３００μｒｎ！とじ友に
もかかわらずメモリセルの占有面積は従来装置−〜−程
度とすることが出来た。この結果ディジット線に酊随す
るを主容量が小となジＳ従来と同じセンスアンプを便用
しても感度は向上し。
スピードも向上させることが出来友。
第４図に示した記憶装置の製造方法の要点を説明する。
絶縁膜（４２）上に第１電極（４３）を設けｔ後、肉厚
絶縁膜（５０）（Ｉｌ−例えばＣＶＤ法により被着する
。そして、第１電極（４３）上は少くとも残し。
絶縁膜（５０）（Ｉｌ−例えばＣＶＤ法により被着する
。そして、第１電極（４３）上は少くとも残し。
Ｍ ＯＳ ）ランジスタのゲート部基板表面を露出させ
る。そして、この状態で熱酸化法によってゲート酸化膜
（４７〕を形成する。半１電極（４３）のＭＯＳトラン
ジスタに隣接する部分は、写真露光の関係から、一部肉
厚Ｐ！傾膜（５０）が除去され之状聾で酸イヒされるた
め、肉薄となっている。
る。そして、この状態で熱酸化法によってゲート酸化膜
（４７〕を形成する。半１電極（４３）のＭＯＳトラン
ジスタに隣接する部分は、写真露光の関係から、一部肉
厚Ｐ！傾膜（５０）が除去され之状聾で酸イヒされるた
め、肉薄となっている。
さて、このような構成のメモリセルは１例えば幅５図に
示す如きマトリクス配列されて用いられる。、図におい
て、 １０１，１０２等は個々のメモリセルを示し、
１０３等はセンスアンプを示している。今ｉ行ｊ列のメ
モリセル１に第４図に対応させて説明する。ｉ行ｊ列の
メモリセルに情報書き込むを行う場合を説明する。基板
（４１）に−５Ｖｏｌｔ、第１電極（４３）に＋１２Ｖ
ｏｌｔを印加しておく。これにより、基板（４１）表面
には自由電子が鋳起され反転層（４４，１が形成される
。この状態で番地選択線或いは列ライン（５３） ＶＣ
＋１２ Ｖｏｌ ｔを印加すると、前記トランジスタ（
４９）のゲート電極（４８）のオ位は＋１２Ｖｏｌｆｆ
ｉ となりトランジスタはオン状態となる。これによ
り、ディジ゛ントライン（４６ンからデータが、メモリ
素子（４５）に対して誉キ込まれる。
示す如きマトリクス配列されて用いられる。、図におい
て、 １０１，１０２等は個々のメモリセルを示し、
１０３等はセンスアンプを示している。今ｉ行ｊ列のメ
モリセル１に第４図に対応させて説明する。ｉ行ｊ列の
メモリセルに情報書き込むを行う場合を説明する。基板
（４１）に−５Ｖｏｌｔ、第１電極（４３）に＋１２Ｖ
ｏｌｔを印加しておく。これにより、基板（４１）表面
には自由電子が鋳起され反転層（４４，１が形成される
。この状態で番地選択線或いは列ライン（５３） ＶＣ
＋１２ Ｖｏｌ ｔを印加すると、前記トランジスタ（
４９）のゲート電極（４８）のオ位は＋１２Ｖｏｌｆｆ
ｉ となりトランジスタはオン状態となる。これによ
り、ディジ゛ントライン（４６ンからデータが、メモリ
素子（４５）に対して誉キ込まれる。
ついで１列ライン（５３）をＱＶａｌｔとし、トランジ
スタがオフ状態となると、データは容量素上４５ンに蓄
積される。
スタがオフ状態となると、データは容量素上４５ンに蓄
積される。
このようなメモリセルをマトリクス配列し、大容量メモ
リを構成した場合、ディジット４ （４６） ＩＣはセ
ルのメモリ容量（４５）に比較して大きな容量がついて
いる。この九め、メモリ情報全貌み出す時。
リを構成した場合、ディジット４ （４６） ＩＣはセ
ルのメモリ容量（４５）に比較して大きな容量がついて
いる。この九め、メモリ情報全貌み出す時。
トランジスタ（４９）のゲート電極（４８ンに電圧を印
加してゲートを開くと、ディジット線の容量にメモリセ
ルの１荷がマスクされ、センスアンプでセンスするのが
離しい。従ってメモリセルの容量はディジットｉの容量
に比して大とすることが望ましい。逆に言えば、メモリ
セルの容量が同一の場合。
加してゲートを開くと、ディジット線の容量にメモリセ
ルの１荷がマスクされ、センスアンプでセンスするのが
離しい。従ってメモリセルの容量はディジットｉの容量
に比して大とすることが望ましい。逆に言えば、メモリ
セルの容量が同一の場合。
ディジットａＫｆｔ随するを生容量全小ならしめること
が出来れば感度、スピードを向上させることができる。
が出来れば感度、スピードを向上させることができる。
この結果は前述の通りである。
さらに、ＭＯＳトランジスタのゲート延在部と。
第１電極（４３）との間の容量が小である几め、第６図
に等価回路で示す如く、メモリセルの寄生容量Ｃｐｉｊ
も小となる。この之め１列ライン［ｊ）の駆動能力が小
であっても使用が可能となった。又１列ラインをＡ１等
で構成し友としても、一般に分布抵抗を持ち、メモリセ
ルの容量とでＣ几時定数の遅れを生じる。このＣが小と
なるため、高速度で読み出し、書き込みカニｏＴ能とな
った。特に、大容量メモリシステムの実現には有力であ
る。
に等価回路で示す如く、メモリセルの寄生容量Ｃｐｉｊ
も小となる。この之め１列ライン［ｊ）の駆動能力が小
であっても使用が可能となった。又１列ラインをＡ１等
で構成し友としても、一般に分布抵抗を持ち、メモリセ
ルの容量とでＣ几時定数の遅れを生じる。このＣが小と
なるため、高速度で読み出し、書き込みカニｏＴ能とな
った。特に、大容量メモリシステムの実現には有力であ
る。
以上の実施例においては１反転領域（４４ンを形成した
鳴曾全説明したが、予め、第１！極下にｎ＋領領域形成
しておけば、特に、第１電極に反転電圧を印加する必要
はなくなる。又、ｎチャンネル素子でなく、ｐチャンネ
ル素子であっても本発明か適用されることは勿論である
。
鳴曾全説明したが、予め、第１！極下にｎ＋領領域形成
しておけば、特に、第１電極に反転電圧を印加する必要
はなくなる。又、ｎチャンネル素子でなく、ｐチャンネ
ル素子であっても本発明か適用されることは勿論である
。
ｍ１図は、従来の１トランジスタ／ｌセルのメモリ装置
の概略平面図、第２１閾（儂第１図に示し几装置の等価
回路図、第３図は本発明の一災施列装置を説明する定め
の平面図、第４図は第３図の■−ｖＬ線断面図、第５図
はメモリマ） １１クス配列を説明するための図、第６
図は本発明の詳細な説明する友めの等価回路図。 図において、 １１．１２・・・ｎ＋領領域１３・・・チャンネル部。 １４ｔｘ７・・・多結晶Ｓｉ、１５・・・開孔部、１６
・・・列ライン、１８・・・容置素子、４１・・・ｐ−
８ｔ、４２・Ｓ ｔ Ｏ，，４３−’＠ ｌ ’１Ｋ４
ｆｆ１．４４−・・反Ｅｌｉ）、４５・・・キャパシタ
、４６・・・ｎ十領域、４７・・・ゲート絶縁膜、４８
・・・第２電極、４９・・・ＭＯＳ ）ランジスタ、５
０・−・相縁膜、５１・・・採種絶縁膜、５２・−・開
孔部、５３・・・配線、１０１．１０２ ・・・メモ
リセル。 １０３・・・センスアンプ。 代理人 弁理士 則 近 ｙｌｌ 佑同
竹 花 喜久男
の概略平面図、第２１閾（儂第１図に示し几装置の等価
回路図、第３図は本発明の一災施列装置を説明する定め
の平面図、第４図は第３図の■−ｖＬ線断面図、第５図
はメモリマ） １１クス配列を説明するための図、第６
図は本発明の詳細な説明する友めの等価回路図。 図において、 １１．１２・・・ｎ＋領領域１３・・・チャンネル部。 １４ｔｘ７・・・多結晶Ｓｉ、１５・・・開孔部、１６
・・・列ライン、１８・・・容置素子、４１・・・ｐ−
８ｔ、４２・Ｓ ｔ Ｏ，，４３−’＠ ｌ ’１Ｋ４
ｆｆ１．４４−・・反Ｅｌｉ）、４５・・・キャパシタ
、４６・・・ｎ十領域、４７・・・ゲート絶縁膜、４８
・・・第２電極、４９・・・ＭＯＳ ）ランジスタ、５
０・−・相縁膜、５１・・・採種絶縁膜、５２・−・開
孔部、５３・・・配線、１０１．１０２ ・・・メモ
リセル。 １０３・・・センスアンプ。 代理人 弁理士 則 近 ｙｌｌ 佑同
竹 花 喜久男
Claims (1)
- １導電型の半導体基体と、この半導体基体の表面の第１
領域上に第１の絶縁膜を介して形成され前記第１領域に
対向したキャパシタ電極を構成する第１導電体層と、前
記第１領域から間隔をおいて前記半導体基体に形成され
かつ前記半導体基体と反対導電型でディジットラインを
構成する第２領域と、前記第１及び第２領域間の前記半
導体基体表面上に第２の絶縁膜を介して存在する第１部
分とこの第１部分より延在して前記第１導電体層上に第
３の絶縁膜を介して設けられる第２部分とを有するゲー
ト電極を構成する第２導電体層と、この第２導電体層上
を含む前記半導体基体上を被覆するとともに前記第２導
電体層の第２部分上に開口部を有する第４の絶縁膜と、
この第４の絶縁膜上に、存在し前記ゲート電極の第２部
分とは、前記開口部を通してコンタクトされ、かつ列ラ
インとなる外部配線とを具備し、前記第２導電体層と外
部配線とのコンタクト領域直下の絶縁膜の厚さが前記第
２の絶縁膜の厚さよりも大なることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123501A JPS6297367A (ja) | 1986-05-30 | 1986-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61123501A JPS6297367A (ja) | 1986-05-30 | 1986-05-30 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14569580A Division JPS5660051A (en) | 1980-10-20 | 1980-10-20 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297367A true JPS6297367A (ja) | 1987-05-06 |
| JPH0340509B2 JPH0340509B2 (ja) | 1991-06-19 |
Family
ID=14862180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61123501A Granted JPS6297367A (ja) | 1986-05-30 | 1986-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297367A (ja) |
-
1986
- 1986-05-30 JP JP61123501A patent/JPS6297367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340509B2 (ja) | 1991-06-19 |
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