JPS6220709B2 - - Google Patents
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- JPS6220709B2 JPS6220709B2 JP55145696A JP14569680A JPS6220709B2 JP S6220709 B2 JPS6220709 B2 JP S6220709B2 JP 55145696 A JP55145696 A JP 55145696A JP 14569680 A JP14569680 A JP 14569680A JP S6220709 B2 JPS6220709 B2 JP S6220709B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- insulating film
- region
- electrode
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に係わり特にダイナ
ミツクメモリセルに関する。
ミツクメモリセルに関する。
この種の半導体記憶装置として、１個のトラン
ジスタで１個のメモリセルを構成したものが知ら
れている。これは、第１図に平面図で示した如き
構成を有し、等価回路は第２図の如くなる。構造
の概略を１セルについて説明する。半導体基板例
えばＰ型Si基板に、互いに離隔してn+領域１１，
１２が設けられこの両領域間にチヤンネル部１３
が形成されている。チヤンネル部上には、絶縁膜
を介して多結晶Si層１４が設けられている。この
多結晶Si層１４は、ゲート電極となる。この多結
晶Si層１４上には別の絶縁膜が設けられ、所定開
孔部１５を介して、A1の列ライン１６と接続さ
れる。前記n+領域１１，１２ゲート電極１４と
で構成されるMOSトランジスタが番地選択用と
して使用される。
ジスタで１個のメモリセルを構成したものが知ら
れている。これは、第１図に平面図で示した如き
構成を有し、等価回路は第２図の如くなる。構造
の概略を１セルについて説明する。半導体基板例
えばＰ型Si基板に、互いに離隔してn+領域１１，
１２が設けられこの両領域間にチヤンネル部１３
が形成されている。チヤンネル部上には、絶縁膜
を介して多結晶Si層１４が設けられている。この
多結晶Si層１４は、ゲート電極となる。この多結
晶Si層１４上には別の絶縁膜が設けられ、所定開
孔部１５を介して、A1の列ライン１６と接続さ
れる。前記n+領域１１，１２ゲート電極１４と
で構成されるMOSトランジスタが番地選択用と
して使用される。
一方、半導体基板上には、絶縁膜を介して第２
の多結晶Si層１７が設けられ、このSi層１７と基
板との間で、容量素子１８が形成されている。
の多結晶Si層１７が設けられ、このSi層１７と基
板との間で、容量素子１８が形成されている。
さらに、前記n+領域１１は例えば拡散層で形
成され、デイジツトライン１９として働らく。
成され、デイジツトライン１９として働らく。
このようなメモリセルにおいて、番地選択用
MOSトランジスタのゲート電極と、前記容量素
子の一方の電極となる多結晶Siとの分離が必要な
ため、セル面積が大となつてしまう。又、列ライ
ンとゲート電極との接触をとるためのコンタクト
ホールの占める面積も無駄となつていた。これら
は、集積度の低下或いはメモリセル面積の増加と
なり、最近の半導体の高集積化の方向と相反する
ものである。
MOSトランジスタのゲート電極と、前記容量素
子の一方の電極となる多結晶Siとの分離が必要な
ため、セル面積が大となつてしまう。又、列ライ
ンとゲート電極との接触をとるためのコンタクト
ホールの占める面積も無駄となつていた。これら
は、集積度の低下或いはメモリセル面積の増加と
なり、最近の半導体の高集積化の方向と相反する
ものである。
本発明は、上記点に鑑みてなされたものでその
目的とする所は、高集積密度の半導体記憶装置を
提供するものである。
目的とする所は、高集積密度の半導体記憶装置を
提供するものである。
本発明の他の目的はメモリセルの占有面積に比
較してメモリ容量の大なる半導体記憶装置を提供
するものである。
較してメモリ容量の大なる半導体記憶装置を提供
するものである。
本発明のさらに他の目的は高速読み出しの可能
な半導体記憶装置を提供するものである。
な半導体記憶装置を提供するものである。
以下、本発明の詳細を図面を用いながら説明す
る。第３図は本発明装置の一実施例を示す平面図
であり、第４図は第３図の−線による断面図
を示す。
る。第３図は本発明装置の一実施例を示す平面図
であり、第４図は第３図の−線による断面図
を示す。
まず、構造について説明すると、半導体基体と
して例えば比較的高抵抗のp+型シリコン基板４
１が用意される。この基板の一部上に絶縁膜例え
ば二酸化シリコン膜４２を介して、第１電極４３
が設けられている。絶縁膜としては、SiO2，
Si3N4，Al2O3等を適宜組み合わせた積層体を用い
てもよい。この第１電極４３は、多結晶Siで構成
した。その製造は通常のCVD（Chemical
Vapour Deposition）法によつて行なつた。
して例えば比較的高抵抗のp+型シリコン基板４
１が用意される。この基板の一部上に絶縁膜例え
ば二酸化シリコン膜４２を介して、第１電極４３
が設けられている。絶縁膜としては、SiO2，
Si3N4，Al2O3等を適宜組み合わせた積層体を用い
てもよい。この第１電極４３は、多結晶Siで構成
した。その製造は通常のCVD（Chemical
Vapour Deposition）法によつて行なつた。
勿論Mo，Ｗ，Al等の金属材料で構成してもか
まわない。第１電極４３に半導体基板１に対し正
の電圧を印加することにより、基板表面にｎ型反
転層４４を形成する。このｎ型反転層４４と前記
第１電極４３を両電極としたキヤパシタ４５が構
成される。
まわない。第１電極４３に半導体基板１に対し正
の電圧を印加することにより、基板表面にｎ型反
転層４４を形成する。このｎ型反転層４４と前記
第１電極４３を両電極としたキヤパシタ４５が構
成される。
一方、このｎ型反転層４４と離隔して基板内に
n+領域４６が設けられている。n+領域４６は、
例えば通常の拡散法によつて形成した。このn+
領域４６は、紙面に対して垂直な方向に延びてお
り、デイジツトラインとして使用される。
n+領域４６が設けられている。n+領域４６は、
例えば通常の拡散法によつて形成した。このn+
領域４６は、紙面に対して垂直な方向に延びてお
り、デイジツトラインとして使用される。
勿論、n+領域４６の製法は熱拡散以外でもよ
く、又、導電性物質で構成してもよい。
く、又、導電性物質で構成してもよい。
このn+領域４６と前記反転層４４との間上に
ゲート絶縁膜４７を介して第２電極４８が設けら
れている。ゲート絶縁膜４７は、例えば1000Å厚
さのSiO2を用いた。勿論、他の絶縁材料を用い
てもよい。
ゲート絶縁膜４７を介して第２電極４８が設けら
れている。ゲート絶縁膜４７は、例えば1000Å厚
さのSiO2を用いた。勿論、他の絶縁材料を用い
てもよい。
又、第２電極４８としては、多結晶Siを用いた
が、第１電極同様Mo，Ｗ，Al等の金属材料を用
いても良い。この第２電極はゲート電極となるも
のであり、このゲート電極４８n+領域４６、反
転層４４、絶縁膜４７とでMOSトランジスタ４
９が構成される。
が、第１電極同様Mo，Ｗ，Al等の金属材料を用
いても良い。この第２電極はゲート電極となるも
のであり、このゲート電極４８n+領域４６、反
転層４４、絶縁膜４７とでMOSトランジスタ４
９が構成される。
このMOSトランジスタ４９のゲート電極４８
は、第１電極４３上に絶縁膜５０を介した状態で
延長されている。この絶縁膜５０は前記ゲート絶
縁膜４７に比し、両絶縁膜が同質の場合肉厚とし
ておくことが望ましい。例えば厚さ8000Åとなし
た。この絶縁膜５０の材料はAl2O3，Si3N4等を含
むものでも勿論構わない。絶縁膜５０上に延在し
た第２電極４８と前記第１電極４３とにはさまれ
た部分の容量（C2）が、前記トランジスタ４９の
ゲート、基板間容量（C1）に比し小となるべく構
成するのが高速動作上望ましい。
は、第１電極４３上に絶縁膜５０を介した状態で
延長されている。この絶縁膜５０は前記ゲート絶
縁膜４７に比し、両絶縁膜が同質の場合肉厚とし
ておくことが望ましい。例えば厚さ8000Åとなし
た。この絶縁膜５０の材料はAl2O3，Si3N4等を含
むものでも勿論構わない。絶縁膜５０上に延在し
た第２電極４８と前記第１電極４３とにはさまれ
た部分の容量（C2）が、前記トランジスタ４９の
ゲート、基板間容量（C1）に比し小となるべく構
成するのが高速動作上望ましい。
このためには、膜厚を厚く構成しても良いし、
誘電率の小なる物質で絶縁膜５０を構成してもよ
い。ゲート電極４８上は、保護絶縁膜５１が被着
されており、この膜には所定開孔部５２が設けら
れている。そして、この所定開孔部５２において
列ラインを構成する外部配線５３とのコンタクト
がとられる。開孔部５２が設ける位置は、本発明
において特に重要であり、開孔部の少くとも一部
が図に示されるように前記第１電極４３上でかつ
反転層４４上に設けられることが肝要である。第
４図では開孔部の全体を、前記第１電極上に配置
した例を示している。このような実施例装置にお
いて、メモリ容量部面積を従来同様300μm2とし
たにもかかわらずメモリセルの占有面積は従来装
置の１／３〜１／２程度とすることが出来た。この結果
デイ ジツト線に付随する寄生容量が小となり、従来と
同じセンスアンプを使用しても感度は向上し、ス
ピードも向上させることが出来た。
誘電率の小なる物質で絶縁膜５０を構成してもよ
い。ゲート電極４８上は、保護絶縁膜５１が被着
されており、この膜には所定開孔部５２が設けら
れている。そして、この所定開孔部５２において
列ラインを構成する外部配線５３とのコンタクト
がとられる。開孔部５２が設ける位置は、本発明
において特に重要であり、開孔部の少くとも一部
が図に示されるように前記第１電極４３上でかつ
反転層４４上に設けられることが肝要である。第
４図では開孔部の全体を、前記第１電極上に配置
した例を示している。このような実施例装置にお
いて、メモリ容量部面積を従来同様300μm2とし
たにもかかわらずメモリセルの占有面積は従来装
置の１／３〜１／２程度とすることが出来た。この結果
デイ ジツト線に付随する寄生容量が小となり、従来と
同じセンスアンプを使用しても感度は向上し、ス
ピードも向上させることが出来た。
第４図に示した構造のメモリセルの製造法につ
いては一部説明を加える。絶縁膜４２上に第１電
極４３を設けた後、肉厚絶縁膜５０を例えば
CVD法により被着する。そして、第１電極４３
上は少くとも残し、MOSトランジスタのゲート
部基板表面を露出させる。そして、この状態で、
熱酸化法によつてゲート酸化膜４７を形成する。
第１電極４３のMOSトランジスタに隣接する部
分は、写真露光の関係から、一部肉厚絶縁膜５０
が除去された状態で酸化されるため、肉薄となつ
ている。
いては一部説明を加える。絶縁膜４２上に第１電
極４３を設けた後、肉厚絶縁膜５０を例えば
CVD法により被着する。そして、第１電極４３
上は少くとも残し、MOSトランジスタのゲート
部基板表面を露出させる。そして、この状態で、
熱酸化法によつてゲート酸化膜４７を形成する。
第１電極４３のMOSトランジスタに隣接する部
分は、写真露光の関係から、一部肉厚絶縁膜５０
が除去された状態で酸化されるため、肉薄となつ
ている。
さて、このような構成のメモリセルは、例えば
第５図に示す如きマトリクス配列されて用いられ
る。図において、１０１，１０１等は個々のメモ
リセルを示し、１０３等はセンスアンプを示して
いる。今、ｉ行ｊ列のメモリセルを第４図に対応
させて説明する。ｉ行ｊ列のメモリセルに情報書
き込むを行う場合を説明する。基板４１に−
5Volt、第１電極４３に＋12Voltを印加してお
く。これにより、基板４１表面には自由電子が誘
起され反転層４４が形成される。この状態で番地
選択線或いは列ライン５３に＋12Voltを印加する
と、前記トランジスタ４９のゲート電極４８の電
位は＋12Voltとなりトランジスタはオン状態とな
る。これにより、デイジツトライン４６からデー
タが、メモリ素子４５に対して書き込まれる。
第５図に示す如きマトリクス配列されて用いられ
る。図において、１０１，１０１等は個々のメモ
リセルを示し、１０３等はセンスアンプを示して
いる。今、ｉ行ｊ列のメモリセルを第４図に対応
させて説明する。ｉ行ｊ列のメモリセルに情報書
き込むを行う場合を説明する。基板４１に−
5Volt、第１電極４３に＋12Voltを印加してお
く。これにより、基板４１表面には自由電子が誘
起され反転層４４が形成される。この状態で番地
選択線或いは列ライン５３に＋12Voltを印加する
と、前記トランジスタ４９のゲート電極４８の電
位は＋12Voltとなりトランジスタはオン状態とな
る。これにより、デイジツトライン４６からデー
タが、メモリ素子４５に対して書き込まれる。
ついで、列ライン５３を0Voltとし、トランジ
スタがオフ状態となると、データは容量素子４５
に蓄積される。
スタがオフ状態となると、データは容量素子４５
に蓄積される。
このようなメモリセルをマトリクス配列し、大
容量メモリを構成した場合、デイジツト線４６に
はセルのメモリ容量４５に比較して大きな容量が
ついている。このため、メモリ情報を読み出す
時、トランジスタ４９のゲート電極４８に電圧を
印加してゲートを開くと、デイジツト線の容量に
メモリセルの電荷がマスクされ、センスアンプで
センスするのが難しい。従つてメモリセルの容量
はデイジツト線の容量に比して大とすることが望
ましい。逆に言えば、メモリセルの容量が同一の
場合、デイジツト線に付随する寄生容量を小なら
しめることが出来れば感度、スピードを向上させ
ることができる。この結果は前述の通りである。
容量メモリを構成した場合、デイジツト線４６に
はセルのメモリ容量４５に比較して大きな容量が
ついている。このため、メモリ情報を読み出す
時、トランジスタ４９のゲート電極４８に電圧を
印加してゲートを開くと、デイジツト線の容量に
メモリセルの電荷がマスクされ、センスアンプで
センスするのが難しい。従つてメモリセルの容量
はデイジツト線の容量に比して大とすることが望
ましい。逆に言えば、メモリセルの容量が同一の
場合、デイジツト線に付随する寄生容量を小なら
しめることが出来れば感度、スピードを向上させ
ることができる。この結果は前述の通りである。
さらに、MOSトランジスタのゲート延在部
と、第１電極４３との間の容量が小であるため、
第６図に等価回路で示す如く、メモリセルの寄生
容量Cpijも小となる。このため、列ラインｊの駆
動能力が小であつても使用が可能となつた。又、
列ラインをAl等で構成したとしても、一般に分
布抵抗を持ち、メモリセルの容量とでCR時定数
の遅れを生じる。このＣが小となるため、高速度
で読み出し、書き込みが可能となつた。特に、大
容量メモリシステムの実現には有力である。
と、第１電極４３との間の容量が小であるため、
第６図に等価回路で示す如く、メモリセルの寄生
容量Cpijも小となる。このため、列ラインｊの駆
動能力が小であつても使用が可能となつた。又、
列ラインをAl等で構成したとしても、一般に分
布抵抗を持ち、メモリセルの容量とでCR時定数
の遅れを生じる。このＣが小となるため、高速度
で読み出し、書き込みが可能となつた。特に、大
容量メモリシステムの実現には有力である。
以上の実施例においては、反転領域４４を形成
した場合を説明したが、予め、第１電極下に、
n+領域を形成しておけば、特に、第１電極に反
転電圧を印加する必要はなくなる。又、ｎチヤン
ネル素子でなく、ｐチヤンネル素子であつても本
発明が適用されることは勿論である。
した場合を説明したが、予め、第１電極下に、
n+領域を形成しておけば、特に、第１電極に反
転電圧を印加する必要はなくなる。又、ｎチヤン
ネル素子でなく、ｐチヤンネル素子であつても本
発明が適用されることは勿論である。
第１図は、従来の１トランジスタ／１セルのメ
モリ装置の概略平面図、第２図は第１図に示した
装置の等価回路図、第３図は本発明の一実施例装
置を説明するための平面図、第４図は第３図の
−線断面図、第５図は、メモリマトリクス配列
を説明するための図、第６図は、本発明の効果を
説明するための等価回路図。 図において、１１，１２……n+領域、１３…
…チヤンネル部、１４，１７……多結晶Si、１５
……開孔部、１６……列ライン、１８……容量素
子、４１……p-Si、４２……SiO2、４３……第
１電極、４４……反転層、４５……キヤパシタ、
４６……n+領域、４７……ゲート絶縁膜、４８
……第２電極、４９……MOSトランジスタ、５
０……絶縁膜、５１……保護絶縁膜、５２……開
孔部、５３……配線、１０１，１０２……メモリ
セル、１０３……センスアツプ。
モリ装置の概略平面図、第２図は第１図に示した
装置の等価回路図、第３図は本発明の一実施例装
置を説明するための平面図、第４図は第３図の
−線断面図、第５図は、メモリマトリクス配列
を説明するための図、第６図は、本発明の効果を
説明するための等価回路図。 図において、１１，１２……n+領域、１３…
…チヤンネル部、１４，１７……多結晶Si、１５
……開孔部、１６……列ライン、１８……容量素
子、４１……p-Si、４２……SiO2、４３……第
１電極、４４……反転層、４５……キヤパシタ、
４６……n+領域、４７……ゲート絶縁膜、４８
……第２電極、４９……MOSトランジスタ、５
０……絶縁膜、５１……保護絶縁膜、５２……開
孔部、５３……配線、１０１，１０２……メモリ
セル、１０３……センスアツプ。
Claims (1)
- 【特許請求の範囲】 １ １導電型の半導体基体と、この半導体基体の
表面の第１領域上に第１の絶縁膜を介して形成さ
れ前記第１領域に対向したキヤパシタ電極と、前
記第１領域から間隔をおいて前記半導体基体に形
成されかつ前記半導体基体と反対導電型でデイジ
ツトラインを構成する第２領域と、前記第１及び
第２領域間の前記半導体基体表面上に第２の絶縁
膜を介して存在する第１部分とこの第１部分より
延在して前記キヤパシタ電極上に第３の絶縁膜を
介して設けられる第２部分とを有するゲート電極
と、このゲート電極上を含む前記半導体基体上を
を被覆するとともに前記ゲート電極の第２部分上
に開口部を有する第４の絶縁膜と、この第４の絶
縁膜上に存在し前記ゲート電極の第２部分とは前
記開口部を通してコンタクトされかつ列ラインと
なる外部配線を具備し、前記開口部は前記半導体
の第１領域と前記キヤパシタ電極間に電圧を印加
することにより前記半導体基体の第１領域に形成
される反転層の上に存在するとともに、前記キヤ
パシタ電極とゲート電極間の容量が前記ゲート電
極と半導体基体間の容量より小なることを特徴と
する半導体記憶装置。 ２ １導電型の半導体基体と、この半導体基体の
表面に形成された反対導電型の第１領域上に第１
の絶縁膜を介して形成され前記第１領域に対向し
たキヤパシタ電極と、前記第１領域から間隔をお
いて前記半導体基体に形成されかつ前記半導体基
体と反対導電型でデイジツトラインを構成する第
２領域と、前記第１及び第２領域間の前記半導体
基体表面上に第２の絶縁膜を介して存在する第１
部分とこの第１部分より延在して前記キヤパシタ
電極上に第３の絶縁膜を介して設けられる第２部
分とを有するゲート電極と、このゲート電極上を
含む前記半導体基体上を被覆するとともに前記ゲ
ート電極の第２部分上に開口部を有する第４の絶
縁膜と、この第４の絶縁膜上に存在し前記ゲート
電極の第２部分とは前記開口部を通してコンタク
トされかつ列ラインとなる外部配線とを具備し、
前記開口部は前記第１領域の上に存在するととも
に、前記キヤパシタ電極とゲート電極間の容量が
前記ゲート電極と半導体基体間の容量より小とな
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569680A JPS5660052A (en) | 1980-10-20 | 1980-10-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14569680A JPS5660052A (en) | 1980-10-20 | 1980-10-20 | Semiconductor memory device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50154769A Division JPS5279679A (en) | 1975-12-26 | 1975-12-26 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5660052A JPS5660052A (en) | 1981-05-23 |
| JPS6220709B2 true JPS6220709B2 (ja) | 1987-05-08 |
Family
ID=15390984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14569680A Granted JPS5660052A (en) | 1980-10-20 | 1980-10-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5660052A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989053A (en) * | 1989-03-27 | 1991-01-29 | Shelton Everett K | Nonvolatile process compatible with a digital and analog double level metal MOS process |
| US5554545A (en) * | 1994-09-01 | 1996-09-10 | United Microelectronics Corporation | Method of forming neuron mosfet with different interpolysilicon oxide thickness |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3834959A (en) * | 1972-06-30 | 1974-09-10 | Ibm | Process for the formation of selfaligned silicon and aluminum gates |
-
1980
- 1980-10-20 JP JP14569680A patent/JPS5660052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5660052A (en) | 1981-05-23 |
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