JPH02105567A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02105567A JPH02105567A JP63258481A JP25848188A JPH02105567A JP H02105567 A JPH02105567 A JP H02105567A JP 63258481 A JP63258481 A JP 63258481A JP 25848188 A JP25848188 A JP 25848188A JP H02105567 A JPH02105567 A JP H02105567A
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- 239000012535 impurity Substances 0.000 claims abstract description 9
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にｐｎｐ負荷型バイ
ポーラＲＡＭ装置に関する。
ポーラＲＡＭ装置に関する。
バイポーラＲＡＭ装置は高速性能の点で優れているので
、主に大型コンピュータのキャシュ・メモリに使用され
ている。従って、コンピュータの性能向上のためバイポ
ーラＲＡＭ装置の機能および性能の向上が必要で、近年
より一層の高集積化及び高速化が進められている。とこ
ろで、バイポーラＲＡＭ装置は現在１６〜６４キロビツ
ト（Ｋｂ）クラスものが主流であるが、こういった集積
度の高い、バイポーラＲＡＭ装置のメモリ・セルは、消
費電力の面から従来のＳＢＤ負荷型のメモリ・セルより
ｐｎｐ負荷型メモリ・セルが主流となり用いられている
。
、主に大型コンピュータのキャシュ・メモリに使用され
ている。従って、コンピュータの性能向上のためバイポ
ーラＲＡＭ装置の機能および性能の向上が必要で、近年
より一層の高集積化及び高速化が進められている。とこ
ろで、バイポーラＲＡＭ装置は現在１６〜６４キロビツ
ト（Ｋｂ）クラスものが主流であるが、こういった集積
度の高い、バイポーラＲＡＭ装置のメモリ・セルは、消
費電力の面から従来のＳＢＤ負荷型のメモリ・セルより
ｐｎｐ負荷型メモリ・セルが主流となり用いられている
。
第４図および第５図はそれぞれ現在用いられているｐｎ
ｐ負荷型メモリ・セルの等価回路図およびその半導体集
積回路装置の片側断面図を示すもので、第５図から明ら
かなように、フリップ・フロップを構成する縦型ｎｐｎ
トランジスタＱ＋Ｑ２と負荷を構成する横型ｐｎｐトラ
ンジスタＱ３．Ｑ４とは、ベース領域およびコレクタ領
域をそれぞれ共用して一つのＰ型シリコン基板１上に形
成される。すなわち、縦型ｎｐｎトランジスタＱｓまた
はＱ２は２つのＮ＋拡散６，７．Ｐ−拡散領域４および
Ｎ−エピタキシャル層３をそれぞれエミッタ領域、ベー
ス領域およびコレクタ領域として形成され、また、横型
ｐｎｐトランジスタＱ３またはＱ４はＰ＋拡散層５、Ｎ
−エピタキシャル層３およびＰ−拡散領域４をそれぞれ
エミッタ領域、ベース領域およびコレクタ領域として形
成される。ここで、８および９はそれぞれ素子分離領域
およびフィールド酸化膜、１０および１１．１２はそれ
ぞれ横型ｐｎｐトランジスタおよび縦型トランジスタの
エミッタ領域、１３は縦型ｎ ｐ ｎｈトランジスタベ
ース電極または横型ｐｎｐトランジスタのコレクタ電極
、１４は縦型ｎｐｎトランジスタのコレクタ電極または
横型ｐｎｐトランジスタのベース電極である。
ｐ負荷型メモリ・セルの等価回路図およびその半導体集
積回路装置の片側断面図を示すもので、第５図から明ら
かなように、フリップ・フロップを構成する縦型ｎｐｎ
トランジスタＱ＋Ｑ２と負荷を構成する横型ｐｎｐトラ
ンジスタＱ３．Ｑ４とは、ベース領域およびコレクタ領
域をそれぞれ共用して一つのＰ型シリコン基板１上に形
成される。すなわち、縦型ｎｐｎトランジスタＱｓまた
はＱ２は２つのＮ＋拡散６，７．Ｐ−拡散領域４および
Ｎ−エピタキシャル層３をそれぞれエミッタ領域、ベー
ス領域およびコレクタ領域として形成され、また、横型
ｐｎｐトランジスタＱ３またはＱ４はＰ＋拡散層５、Ｎ
−エピタキシャル層３およびＰ−拡散領域４をそれぞれ
エミッタ領域、ベース領域およびコレクタ領域として形
成される。ここで、８および９はそれぞれ素子分離領域
およびフィールド酸化膜、１０および１１．１２はそれ
ぞれ横型ｐｎｐトランジスタおよび縦型トランジスタの
エミッタ領域、１３は縦型ｎ ｐ ｎｈトランジスタベ
ース電極または横型ｐｎｐトランジスタのコレクタ電極
、１４は縦型ｎｐｎトランジスタのコレクタ電極または
横型ｐｎｐトランジスタのベース電極である。
ところで、上述したこの従来のｐｎｐ負荷型メモリ・セ
ルは、読み出し速度は高速だが書き込み速度の方が遅い
のが通常である。この書き込み速度は横型ｐｎｐトラン
ジスタＱ３．Ｑ４の遮断周波数ｆＴやエミッタ接地電流
増幅率βの特性に主として支配される。まず、遮断周波
数ｆＴについて論ずれば、通常横型ｐｎｐトランジスタ
のベース幅はリソグラフィー工程で決まり数ミクロン位
である。これは縦型ｐｎｐ トランジスタの１／１０ミ
クロンに較べれば２桁程劣ってはいるものの、１／１０
〜数ナノ秒（ＮＳ）程度の動作のものが得られているの
で、必要とされる数ＮＳ台の書き込み速度には十分対応
が可能である。他方、エミッタ接地電流増幅率βの特性
について論すると、メモリ・セルを記憶保持する小電流
領域ではα線や雑音に対して充分強くなければならない
ので、この電流増幅率βは１０〜２０と大きなものでな
ければならず、逆に、書き込み時の大電流域ではセルの
反転速度を速めなければならないので、電流増幅率βは
０．１〜０．５と反対に極めて小さなものでなければな
らないことが要求される。しかしながら、従来のメモリ
・セルで用いられる横型ｐｎｐトランジスタのエミッタ
接地電流増幅率β対コレクタ電流ＩＣ特性（β−■ｃ特
性）は、第２図に点線Ｂで示したように、小電流域と大
電流域間におけるβ特性が可成り緩やかな傾斜を示して
おり、書き込み時において電流増幅βが十分小さくはな
らないことを示している。すなわち、従来のメモリ・セ
ルには反転速度が遅いという欠点のあることが見出され
た。
ルは、読み出し速度は高速だが書き込み速度の方が遅い
のが通常である。この書き込み速度は横型ｐｎｐトラン
ジスタＱ３．Ｑ４の遮断周波数ｆＴやエミッタ接地電流
増幅率βの特性に主として支配される。まず、遮断周波
数ｆＴについて論ずれば、通常横型ｐｎｐトランジスタ
のベース幅はリソグラフィー工程で決まり数ミクロン位
である。これは縦型ｐｎｐ トランジスタの１／１０ミ
クロンに較べれば２桁程劣ってはいるものの、１／１０
〜数ナノ秒（ＮＳ）程度の動作のものが得られているの
で、必要とされる数ＮＳ台の書き込み速度には十分対応
が可能である。他方、エミッタ接地電流増幅率βの特性
について論すると、メモリ・セルを記憶保持する小電流
領域ではα線や雑音に対して充分強くなければならない
ので、この電流増幅率βは１０〜２０と大きなものでな
ければならず、逆に、書き込み時の大電流域ではセルの
反転速度を速めなければならないので、電流増幅率βは
０．１〜０．５と反対に極めて小さなものでなければな
らないことが要求される。しかしながら、従来のメモリ
・セルで用いられる横型ｐｎｐトランジスタのエミッタ
接地電流増幅率β対コレクタ電流ＩＣ特性（β−■ｃ特
性）は、第２図に点線Ｂで示したように、小電流域と大
電流域間におけるβ特性が可成り緩やかな傾斜を示して
おり、書き込み時において電流増幅βが十分小さくはな
らないことを示している。すなわち、従来のメモリ・セ
ルには反転速度が遅いという欠点のあることが見出され
た。
本発明の目的は、上記の状況に鑑み、書き込み速度の遅
い従来のｐｎｐ負荷型メモリ・セルの欠点を解決した半
導体記憶装置を提供することである。
い従来のｐｎｐ負荷型メモリ・セルの欠点を解決した半
導体記憶装置を提供することである。
本発明によれば、半導体記憶装置は、−導電型半導体基
板と、前記半導体基板上に形成されるｐｎｐ負荷型メモ
リ・セルとを含み、前記メモリ・セルの負荷を構成する
横型ｐｎｐトランジスタは、深さ方向に不純物濃度を高
めるベース領域を備えて形成されることを含んで構成さ
れる。
板と、前記半導体基板上に形成されるｐｎｐ負荷型メモ
リ・セルとを含み、前記メモリ・セルの負荷を構成する
横型ｐｎｐトランジスタは、深さ方向に不純物濃度を高
めるベース領域を備えて形成されることを含んで構成さ
れる。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の半導体記憶装置の一実施例を示すｐｎ
ｐ負荷型メモリ・セルの片側断面図である。本実施例に
よれば、メモリ・セルの負荷を構成する横型ｐｎｐトラ
ンジスタＱ３またはＱ４のベース領域は、Ｎ−エピタキ
シャルＲ３のＰ＋拡散層５とＰ−拡散領域４とに接する
領域内に異なる不純物濃度で互いに接するように形成さ
れた表面近傍のＮ拡散層１６とＮ＋埋込層２近傍のＮ１
拡散層１５との２層構造で形成される。Ｎ＋拡散層１５
はＮ＋埋込層２とほぼ同程度か、もしくは、それよりや
や少な目程度の不純物の濃度をもつように設定される。
ｐ負荷型メモリ・セルの片側断面図である。本実施例に
よれば、メモリ・セルの負荷を構成する横型ｐｎｐトラ
ンジスタＱ３またはＱ４のベース領域は、Ｎ−エピタキ
シャルＲ３のＰ＋拡散層５とＰ−拡散領域４とに接する
領域内に異なる不純物濃度で互いに接するように形成さ
れた表面近傍のＮ拡散層１６とＮ＋埋込層２近傍のＮ１
拡散層１５との２層構造で形成される。Ｎ＋拡散層１５
はＮ＋埋込層２とほぼ同程度か、もしくは、それよりや
や少な目程度の不純物の濃度をもつように設定される。
このベース構造によれば、横型ｐｎｐトランジスタは、
コレクタ電流ＩＣが１μＡ程度の小電流域では表面近傍
のＮ−拡散１１６が動作に寄与し、他方、コレクタ電流
Ｉｃが５００μＡ程度の大電流域では下層のＮ＋拡散Ｍ
１５が動作に寄与するようになる。従ってＮ−拡散層１
６の深さＸｌを０．３μｍ、Ｎ＋拡散層１５の高さＮ２
を１．７μｍ、ベース幅Ｗを４μｍ、ベース長りを６μ
ｍとし、またＮ−拡散層１６の比抵抗を１Ω−ｃｍ、Ｎ
＋埋込層２の濃度をＩ Ｘ １０１８／ｃｒＡ。
コレクタ電流ＩＣが１μＡ程度の小電流域では表面近傍
のＮ−拡散１１６が動作に寄与し、他方、コレクタ電流
Ｉｃが５００μＡ程度の大電流域では下層のＮ＋拡散Ｍ
１５が動作に寄与するようになる。従ってＮ−拡散層１
６の深さＸｌを０．３μｍ、Ｎ＋拡散層１５の高さＮ２
を１．７μｍ、ベース幅Ｗを４μｍ、ベース長りを６μ
ｍとし、またＮ−拡散層１６の比抵抗を１Ω−ｃｍ、Ｎ
＋埋込層２の濃度をＩ Ｘ １０１８／ｃｒＡ。
Ｐ１拡散層５の濃度を１０’７／扇とした場合、小電流
域でのエミッタ接地電流増幅率β、は約１０となり、高
電流域での電流増幅率β２は約０．２となる。
域でのエミッタ接地電流増幅率β、は約１０となり、高
電流域での電流増幅率β２は約０．２となる。
第２図は上記実施例における横型ｐｎｐトランジスタの
β−Ｔｃ特性の実測データ図で、実測値Ａ（実線）を従
来値Ｂ（点線）との比較で示したものである。第２図の
実測データかられかるように、従来構造のβ−ＩＣ特性
Ｂ特性比は緩やかであるが、本発明構造のβ−１ｃ特性
Ａは極めて急峻な変化を示している。これは本発明のも
のはベース領域が深さＸｌをもつ低濃度層と高さＸ２を
もつ高濃度層とに分かれ、且つＸ１〜０．３μ（Ｘ＋
＋Ｘ２ ＝２μに設定されているため、コレクタ電流Ｉ
Ｑが５μＡの近傍でベース導電変調が急激にかかり、急
峻なβ低下を来たすからである。このβ特性の実現によ
って、ｐｎｐ負荷型メモリ・セルの書き込み速度は、極
めて高速となり、従来の１ ＯＮＳに対し〜５ＮＳと大
幅に向上される。このベース領域の構造はＮ”、（オン
の注入法或いはＮ＋埋込拡散法等によって容易に形成す
ることができるので、他の特性を損なうことは全くない
。
β−Ｔｃ特性の実測データ図で、実測値Ａ（実線）を従
来値Ｂ（点線）との比較で示したものである。第２図の
実測データかられかるように、従来構造のβ−ＩＣ特性
Ｂ特性比は緩やかであるが、本発明構造のβ−１ｃ特性
Ａは極めて急峻な変化を示している。これは本発明のも
のはベース領域が深さＸｌをもつ低濃度層と高さＸ２を
もつ高濃度層とに分かれ、且つＸ１〜０．３μ（Ｘ＋
＋Ｘ２ ＝２μに設定されているため、コレクタ電流Ｉ
Ｑが５μＡの近傍でベース導電変調が急激にかかり、急
峻なβ低下を来たすからである。このβ特性の実現によ
って、ｐｎｐ負荷型メモリ・セルの書き込み速度は、極
めて高速となり、従来の１ ＯＮＳに対し〜５ＮＳと大
幅に向上される。このベース領域の構造はＮ”、（オン
の注入法或いはＮ＋埋込拡散法等によって容易に形成す
ることができるので、他の特性を損なうことは全くない
。
第３図は本発明の半導体記憶装置の他の実施例を示すｐ
ｎｐ負荷型メモリ・セルの片側断面図である。本実施例
によれば、横型ｐｎｐトランジスタのベース領域がＮ−
拡散層１７．Ｎ−拡散層１６およびＮ＋拡散１１５の如
く深くなるにつれて段階的濃度を高めるように形成され
る。このときＮ＋拡散１１５の底面濃度はＮ＋埋込み層
２のｉ濃度とほぼ同程度となる。本実施例における横型
ｐｎｐトランジスタβ−ＩＣ特性も第２図の実測データ
Ａとほとんど同一となり、同様な効果を得ることができ
る。
ｎｐ負荷型メモリ・セルの片側断面図である。本実施例
によれば、横型ｐｎｐトランジスタのベース領域がＮ−
拡散層１７．Ｎ−拡散層１６およびＮ＋拡散１１５の如
く深くなるにつれて段階的濃度を高めるように形成され
る。このときＮ＋拡散１１５の底面濃度はＮ＋埋込み層
２のｉ濃度とほぼ同程度となる。本実施例における横型
ｐｎｐトランジスタβ−ＩＣ特性も第２図の実測データ
Ａとほとんど同一となり、同様な効果を得ることができ
る。
以上詳細に説明したように本発明によれば、ｐｎｐ負荷
型メモリ・セルの負荷を構成する樽型ｐｎｐトランジス
タのベース領域が表面から底部に向けてその不純物濃度
を順次高めて形成され、小電流域から大電流域へ急峻に
移行するβ−ＩＣ特性が実現されているので、書き込み
速度のきわめて高速な記憶装置を容易に得ることができ
る。
型メモリ・セルの負荷を構成する樽型ｐｎｐトランジス
タのベース領域が表面から底部に向けてその不純物濃度
を順次高めて形成され、小電流域から大電流域へ急峻に
移行するβ−ＩＣ特性が実現されているので、書き込み
速度のきわめて高速な記憶装置を容易に得ることができ
る。
第１図は本発明半導体記憶装置の実施例を示すｐｎｐ負
荷型メモリ・セルの片側断面図、第２図は上記実施例に
おける横型ｐｎｐトランジスタのβ−Ｉ。特性の実測デ
ータ図、第３図は本発明半導体記憶装置の他の実施例を
示すｐｎｐ負荷型メモリ・セルの片側断面図、第４図お
よび第５図はそれぞれ現在用いられているｐｎｐ負荷型
メモリ・セルの等価回路図およびその半導体集積回路装
置の片側断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋埋込層、３・
・・Ｎ−エピタキシャル層（縦型ｎｐｎトランジスタの
コレクタ領域）、４・・・Ｐ−拡散領域（縦型ｎｐｎ）
−ランジスタのベース領域または横型ｐｎｐトランジス
タのコレクタ領域）、５・・・Ｐ＋拡散層（横型ｐｎｐ
トランジスタのエミッタ領域’） 、６．７−Ｎ”拡散
Ｎ（縦型ｎｐｎトランジスタのエミッタ領域）、８・・
・素子分Ｍ’Ｍ域、９・・・フィールド酸化膜、１０・
・・横型ｐｎｐトランジスタのエミッタ電極、１１．１
２・・・縦型ｎｐｎトランジスタのエミッタ電極、１３
・・・縦型ｎｐｎトランジスタのベース電極または横型
ｐｎｐトランジスタのコレクタ電極、１４・・・縦型ｎ
ｐｎトランジスタのコレクタ電極、１５．１６および１
７・・・横型ｐｎρトランジスタのベース領域を形成す
るＮ＋拡散層、Ｎ−拡散層およびＮ−拡散層。
荷型メモリ・セルの片側断面図、第２図は上記実施例に
おける横型ｐｎｐトランジスタのβ−Ｉ。特性の実測デ
ータ図、第３図は本発明半導体記憶装置の他の実施例を
示すｐｎｐ負荷型メモリ・セルの片側断面図、第４図お
よび第５図はそれぞれ現在用いられているｐｎｐ負荷型
メモリ・セルの等価回路図およびその半導体集積回路装
置の片側断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋埋込層、３・
・・Ｎ−エピタキシャル層（縦型ｎｐｎトランジスタの
コレクタ領域）、４・・・Ｐ−拡散領域（縦型ｎｐｎ）
−ランジスタのベース領域または横型ｐｎｐトランジス
タのコレクタ領域）、５・・・Ｐ＋拡散層（横型ｐｎｐ
トランジスタのエミッタ領域’） 、６．７−Ｎ”拡散
Ｎ（縦型ｎｐｎトランジスタのエミッタ領域）、８・・
・素子分Ｍ’Ｍ域、９・・・フィールド酸化膜、１０・
・・横型ｐｎｐトランジスタのエミッタ電極、１１．１
２・・・縦型ｎｐｎトランジスタのエミッタ電極、１３
・・・縦型ｎｐｎトランジスタのベース電極または横型
ｐｎｐトランジスタのコレクタ電極、１４・・・縦型ｎ
ｐｎトランジスタのコレクタ電極、１５．１６および１
７・・・横型ｐｎρトランジスタのベース領域を形成す
るＮ＋拡散層、Ｎ−拡散層およびＮ−拡散層。
Claims (1)
- 一導電型半導体基板と、前記半導体基板上に形成される
ｐｎｐ負荷型メモリ・セルとを含み、前記メモリ・セル
の負荷を構成する横型ｐｎｐトランジスタは、深さ方向
に不純物濃度を高めるベース領域を備えて形成されるこ
とを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258481A JPH0828423B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体記憶装置 |
| EP19890119007 EP0363973A3 (en) | 1988-10-14 | 1989-10-12 | Semiconductor memory device |
| US07/421,816 US5016075A (en) | 1988-10-14 | 1989-10-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258481A JPH0828423B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105567A true JPH02105567A (ja) | 1990-04-18 |
| JPH0828423B2 JPH0828423B2 (ja) | 1996-03-21 |
Family
ID=17320810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258481A Expired - Lifetime JPH0828423B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5016075A (ja) |
| EP (1) | EP0363973A3 (ja) |
| JP (1) | JPH0828423B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2107156C (en) * | 1993-09-28 | 1999-05-11 | Matsushita Electric Industrial Co. Ltd. | Dynamic focusing device for cathode ray tube |
| US6551869B1 (en) * | 2000-06-09 | 2003-04-22 | Motorola, Inc. | Lateral PNP and method of manufacture |
| US6967144B1 (en) | 2001-06-20 | 2005-11-22 | National Semiconductor Corporation | Low doped base spacer for reduction of emitter-base capacitance in bipolar transistors with selectively grown epitaxial base |
| SE532625C2 (sv) * | 2007-04-11 | 2010-03-09 | Transic Ab | Halvledarkomponent i kiselkarbid |
| JP2013149925A (ja) * | 2012-01-23 | 2013-08-01 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194461A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7107040A (ja) * | 1971-05-22 | 1972-11-24 | ||
| JPS543479A (en) * | 1977-06-09 | 1979-01-11 | Toshiba Corp | Semiconductor device and its manufacture |
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| US4257059A (en) * | 1978-12-20 | 1981-03-17 | Fairchild Camera And Instrument Corp. | Inverse transistor coupled memory cell |
| JPS58157169A (ja) * | 1982-03-15 | 1983-09-19 | Sharp Corp | 半導体装置 |
| JPS58159294A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | 半導体記憶装置 |
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
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-
1988
- 1988-10-14 JP JP63258481A patent/JPH0828423B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-12 EP EP19890119007 patent/EP0363973A3/en not_active Withdrawn
- 1989-10-16 US US07/421,816 patent/US5016075A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194461A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0363973A3 (en) | 1991-01-16 |
| JPH0828423B2 (ja) | 1996-03-21 |
| US5016075A (en) | 1991-05-14 |
| EP0363973A2 (en) | 1990-04-18 |
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