JPS6310242A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS6310242A JPS6310242A JP61154178A JP15417886A JPS6310242A JP S6310242 A JPS6310242 A JP S6310242A JP 61154178 A JP61154178 A JP 61154178A JP 15417886 A JP15417886 A JP 15417886A JP S6310242 A JPS6310242 A JP S6310242A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interrupt signal
- signal
- input
- control device
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は外部信号により割込みを発生する割込み機能を
備えた制御装置に関するものである。
備えた制御装置に関するものである。
［従来の技術］
従来、外部信号よりの割込み信号により割込みを発生す
るマイクロプロセッサ（ＭＰＵ）等では、割込み信号の
ノイズによって大きな影響をうける。即ち、本来の割込
み信号でないスパイクノイズ等が割込み信号としてＭＰ
Ｕの割込み入力端子に入力されると、ＭＰＵは通常の割
込み信号と判断して割込み処理ルーチンを実行してしま
い。
るマイクロプロセッサ（ＭＰＵ）等では、割込み信号の
ノイズによって大きな影響をうける。即ち、本来の割込
み信号でないスパイクノイズ等が割込み信号としてＭＰ
Ｕの割込み入力端子に入力されると、ＭＰＵは通常の割
込み信号と判断して割込み処理ルーチンを実行してしま
い。
ＭＰＵがＩＩＪ御している装置等の誤動作の原因となっ
ていた。
ていた。
［発明が解決しようとする問題点］
本発明は上記従来例に鑑みなされたもので、ＭＰＵの割
込み入力端子にノイズが入力されても割込み処理を実行
しないようにした制御装置を提供することを目的とする
。
込み入力端子にノイズが入力されても割込み処理を実行
しないようにした制御装置を提供することを目的とする
。
［問題点を解決するための手段］
上記目的を達成するための本発明の制御装置は以下の様
なオミ成から成る。
なオミ成から成る。
即ち、割込み信号の入力端子を有する制御装置において
、前記割込み信号を人力する人力手段と、割込み発生時
前記入力手段により前記割込み信号のレベルを検出して
割込み処理を実行するかどうかを判断する判断手段とを
備える。
、前記割込み信号を人力する人力手段と、割込み発生時
前記入力手段により前記割込み信号のレベルを検出して
割込み処理を実行するかどうかを判断する判断手段とを
備える。
［作用］
以上の構成において、割込み発生時、割込み信号のレベ
ルを検出して割込み処理を実行するかどうかを判断し、
所定の割込み信号でなければ割込み処理を実行しないよ
うに動作する。
ルを検出して割込み処理を実行するかどうかを判断し、
所定の割込み信号でなければ割込み処理を実行しないよ
うに動作する。
［実施例］
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
［マイクロプロセッサの割込み信号人力の説明（第１図
〜第２図）］ 第１図は本発明の一実施例のマイクロプロセッサ１と割
込み信号線４との配線を示す図である。
〜第２図）］ 第１図は本発明の一実施例のマイクロプロセッサ１と割
込み信号線４との配線を示す図である。
図中、１は制御プログラムやデータ等を格納するＲＯＭ
１−１とワークエリアとしてのＲＡＭ １−２を内蔵
するマイクロプロセッサ（ＭＰＵ）である、２はＭＰＵ
１の割込み信号入力端子（ＩＮＴ）、３はＭＰＵＩの
入力ボート（ＦＯＲＴ）で、ＭＰＵ １は入力ボート３
の信号レベルを読み取れる構成になっている。４は割込
信号線である。
１−１とワークエリアとしてのＲＡＭ １−２を内蔵
するマイクロプロセッサ（ＭＰＵ）である、２はＭＰＵ
１の割込み信号入力端子（ＩＮＴ）、３はＭＰＵＩの
入力ボート（ＦＯＲＴ）で、ＭＰＵ １は入力ボート３
の信号レベルを読み取れる構成になっている。４は割込
信号線である。
第２図はＭＰＵ２０が人力ボート（ＰＯＲＴ）を有して
いないか、又はＩ１０ボート２１を用いた場合の割込信
号線２５との接続を示す図である。
いないか、又はＩ１０ボート２１を用いた場合の割込信
号線２５との接続を示す図である。
２０は制御プログラムやデータ等を格納するＲＯＭ２０
−１とワークエリアとしてのＲＡＭ２０−２を内蔵する
マイクロプロセッサ（ＭＰｔＪ）である、２２はＭＰＵ
２０の割込み信号端子（ＩＮＴ）、２１は例えば８２５
５ （ＩＮＴ社製）等のパラレルＩ１０ボート、２３は
Ｉ１０ボート２１の入力ボート、２４はデータバスやア
ドレスバス等を含むバスである。
−１とワークエリアとしてのＲＡＭ２０−２を内蔵する
マイクロプロセッサ（ＭＰｔＪ）である、２２はＭＰＵ
２０の割込み信号端子（ＩＮＴ）、２１は例えば８２５
５ （ＩＮＴ社製）等のパラレルＩ１０ボート、２３は
Ｉ１０ボート２１の入力ボート、２４はデータバスやア
ドレスバス等を含むバスである。
［割込み処理の説明（第３図、第４図）］第３図は本実
施例の割込み処理のフローチャートで、本プログラムは
ＭＰＵＩ、２０のＲＯＭ部に格納されている。
施例の割込み処理のフローチャートで、本プログラムは
ＭＰＵＩ、２０のＲＯＭ部に格納されている。
割込み信号がハイレベルになると本割込みプログラムが
起動され、まず、ステップＳ１でＭＰＵのレジスタの内
容をＲＡＭに格納する。ステップＳ２ではボート（ＦＯ
ＲＴ）入力がハイレベルかどうかをみる。ハイレベルで
なければ本来の割込み信号が入力されたものでないため
何もせずにステップＳ６に進み、レジスタの内容をＲＡ
Ｍより読出してレジスタに復帰させ、メインルーチンに
戻る。
起動され、まず、ステップＳ１でＭＰＵのレジスタの内
容をＲＡＭに格納する。ステップＳ２ではボート（ＦＯ
ＲＴ）入力がハイレベルかどうかをみる。ハイレベルで
なければ本来の割込み信号が入力されたものでないため
何もせずにステップＳ６に進み、レジスタの内容をＲＡ
Ｍより読出してレジスタに復帰させ、メインルーチンに
戻る。
ステップＳ２でボート入力がハイレベルのときはステッ
プＳ３に進み、プログラム処理あるいはタイマ等による
計時処理等により、割込み信号のパルス幅に対応した所
定時間が経過したかをみる。所定時間が経過するとステ
ップＳ４に進み再びボート人力がハイレベルかどうかを
みる。この時にハイレベルでなければ正常な割込み信号
の人力と認めずステップＳ６に進む。ステップＳ４でボ
ート入力がハイレベルのときは正常な割込み信号が人力
されたものとして、ステップＳ５で割込み処理を行い、
ステップＳ６でレジスタを復帰して、Ｓ７でメインルー
チンに戻る。
プＳ３に進み、プログラム処理あるいはタイマ等による
計時処理等により、割込み信号のパルス幅に対応した所
定時間が経過したかをみる。所定時間が経過するとステ
ップＳ４に進み再びボート人力がハイレベルかどうかを
みる。この時にハイレベルでなければ正常な割込み信号
の人力と認めずステップＳ６に進む。ステップＳ４でボ
ート入力がハイレベルのときは正常な割込み信号が人力
されたものとして、ステップＳ５で割込み処理を行い、
ステップＳ６でレジスタを復帰して、Ｓ７でメインルー
チンに戻る。
第４図は第３図のフローチャートを説明するためのタイ
ミングチャートである。
ミングチャートである。
４０〜４３はいずれも割込み信号入力端子（ＩＮＴ）に
入力された割込み信号を示しており、いずれの場合もＭ
ＰＵへの割込みはタイミング４３で発生する。
入力された割込み信号を示しており、いずれの場合もＭ
ＰＵへの割込みはタイミング４３で発生する。
いま例えば第３図のステップＳ２によりボートの読込み
がタイミング４５で行われると、スパイクノイズのよう
な信号４０は既にロウレベルになっているため、ステッ
プＳ５の割込み処理が実行されない。一方、スパイクノ
イズよりも少しパルス幅の長い信号４１の場合は、ステ
ップＳ４による所定の時間Ｔ後、タイミング４４で読ま
れるとロウレベルになっているため正常な割込み信号と
して処理されない。一方、割込み信号４２はタイミング
４５．４４においてハイレベルを保持しているため正常
な割込み信号として処理されることになる。
がタイミング４５で行われると、スパイクノイズのよう
な信号４０は既にロウレベルになっているため、ステッ
プＳ５の割込み処理が実行されない。一方、スパイクノ
イズよりも少しパルス幅の長い信号４１の場合は、ステ
ップＳ４による所定の時間Ｔ後、タイミング４４で読ま
れるとロウレベルになっているため正常な割込み信号と
して処理されない。一方、割込み信号４２はタイミング
４５．４４においてハイレベルを保持しているため正常
な割込み信号として処理されることになる。
なお、ここで所定時間ＴはＭＰＵの基本クロック周波数
（処理速度）と割込み信号の最小パルス幅等をもとに決
定される。
（処理速度）と割込み信号の最小パルス幅等をもとに決
定される。
また、割込み信号のレベルがハイレベルに変化してから
ＭＰＵが割込みを検知してインタラブドが発生し第３図
の動作に入るまで若干の時間を要する為、第３図のステ
ップＳ４を省略しても良い。
ＭＰＵが割込みを検知してインタラブドが発生し第３図
の動作に入るまで若干の時間を要する為、第３図のステ
ップＳ４を省略しても良い。
以上述べた如く本実施例によれば、割込み端子にノイズ
が人力されたとき、ＭＰＵによる割込みの誤検知を回避
す条ことができ、ＭＰＵの誤動作を防止することができ
るという効果がある。
が人力されたとき、ＭＰＵによる割込みの誤検知を回避
す条ことができ、ＭＰＵの誤動作を防止することができ
るという効果がある。
［発明の効果〕
以上述べた如く本発明によれば、割込み端子にノイズ等
が入力されても誤動作しない制御装置が提供できた。
が入力されても誤動作しない制御装置が提供できた。
第１図は本発明の一実施例のマイクロプロセッサと割込
み信号線との接続を示す図、 第２図は他の実施例のマイクロプロセッサと割込み信号
及びＩ１０ボートの接続を示す図、第３図は本実施例の
割込み処理のフローチャート、 第４図は割込み入力端子への人力信号波形と第３図のフ
ローチャートのタイミングを示す図である。 図中、１．２０・・・ＭＰＵ、１−１．２０−１・・・
ＲＯＭ、１−２．２０−２・ ＲＡＭ、２．２２・・・
割込み信号入力端子（ＩＮＴ）、３．２３・・・入力ボ
ート、４．２５・・・割込み信号、２１・・・Ｉ１０ボ
ート、４０〜４２・・・割込み信号である。
み信号線との接続を示す図、 第２図は他の実施例のマイクロプロセッサと割込み信号
及びＩ１０ボートの接続を示す図、第３図は本実施例の
割込み処理のフローチャート、 第４図は割込み入力端子への人力信号波形と第３図のフ
ローチャートのタイミングを示す図である。 図中、１．２０・・・ＭＰＵ、１−１．２０−１・・・
ＲＯＭ、１−２．２０−２・ ＲＡＭ、２．２２・・・
割込み信号入力端子（ＩＮＴ）、３．２３・・・入力ボ
ート、４．２５・・・割込み信号、２１・・・Ｉ１０ボ
ート、４０〜４２・・・割込み信号である。
Claims (2)
- （１）割込み信号の入力端子を有する制御装置において
、前記割込み信号を入力する入力手段と、割込み発生時
前記入力手段により前記割込み信号のレベルを検出して
割込み処理を実行するかどうかを判断する判断手段とを
備えたことを特徴とする制御装置。 - （２）所定時間後割込み信号が割込み発生レベルを保持
しているときに割込み処理を実行するようにしたことを
特徴とする特許請求の範囲第１項に記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154178A JPS6310242A (ja) | 1986-07-02 | 1986-07-02 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154178A JPS6310242A (ja) | 1986-07-02 | 1986-07-02 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310242A true JPS6310242A (ja) | 1988-01-16 |
Family
ID=15578536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154178A Pending JPS6310242A (ja) | 1986-07-02 | 1986-07-02 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310242A (ja) |
-
1986
- 1986-07-02 JP JP61154178A patent/JPS6310242A/ja active Pending
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