JPS6310271A - 集積回路用論理設計システム - Google Patents
集積回路用論理設計システムInfo
- Publication number
- JPS6310271A JPS6310271A JP61155502A JP15550286A JPS6310271A JP S6310271 A JPS6310271 A JP S6310271A JP 61155502 A JP61155502 A JP 61155502A JP 15550286 A JP15550286 A JP 15550286A JP S6310271 A JPS6310271 A JP S6310271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路用論理設計システムに関する。
集積回路の開発にあっては、該集積回路に実現される論
理機能の設計が不ｉｉＪ欠であシ、この論理機能の設計
にあっては技術者が基本的な論理シンボルを使用して所
望の機能を実現できる論理回路を設計していた。
理機能の設計が不ｉｉＪ欠であシ、この論理機能の設計
にあっては技術者が基本的な論理シンボルを使用して所
望の機能を実現できる論理回路を設計していた。
上記の人手による論理機能の設計にあっては、多数の技
術者と多大な時間とが必要であシ、集積回路の開発費に
おける回路設計のコストが大きな割合を占め、開発費の
低下を図りにくいという問題点に加え、人手による設計
につきもののミスによる再設計など開発針１ｉｆｊＫ狂
いを生じさせることもあるという問題点もあった。それ
で、本発明はマイクロシンボルによる＆４理設計を可能
にすることを目的としている。
術者と多大な時間とが必要であシ、集積回路の開発費に
おける回路設計のコストが大きな割合を占め、開発費の
低下を図りにくいという問題点に加え、人手による設計
につきもののミスによる再設計など開発針１ｉｆｊＫ狂
いを生じさせることもあるという問題点もあった。それ
で、本発明はマイクロシンボルによる＆４理設計を可能
にすることを目的としている。
〔問題点を解決するための手段、作用および効果〕本発
明に係わる集積回路用論理設計システムにあっては、予
じめ論理マクロ記憶袋ｋＫマクロシンボルの大きさに関
する情報とマクロシンボル内輪塩シンボルの接続情報と
マクロシンボル内輪塩シンボルの相対位置情報とを記憶
させておき、論理シンボル記憶装置に論理シンボルの端
子座標情報を記憶させておく。しかる後、マクロシンボ
ルを用いて作成された論理マクロレベル回路図を論理マ
クロ入力装置に供給すると該入力装置は論理マクロレベ
ル回路図からマクロシンボルの相対位置情報とマクロシ
ンボルの接続情報を抽出する。
明に係わる集積回路用論理設計システムにあっては、予
じめ論理マクロ記憶袋ｋＫマクロシンボルの大きさに関
する情報とマクロシンボル内輪塩シンボルの接続情報と
マクロシンボル内輪塩シンボルの相対位置情報とを記憶
させておき、論理シンボル記憶装置に論理シンボルの端
子座標情報を記憶させておく。しかる後、マクロシンボ
ルを用いて作成された論理マクロレベル回路図を論理マ
クロ入力装置に供給すると該入力装置は論理マクロレベ
ル回路図からマクロシンボルの相対位置情報とマクロシ
ンボルの接続情報を抽出する。
このマクロシンボルの相対位置情報はマクロシンボルの
大きさに関する情報と共に論理マクロ重なり解消演算装
置に供給されてマクロシンボル間の重なりの有無が判別
される。論理マクロ重なり解消演算装置はマクロシンボ
ル間に重なりカあルトきはこれを解消すべくマクロシン
ボルの相対位置を調整して重なりの解消されたマクロシ
ンボル配置情報を形成する。続いて論理マクロ展開演算
装置がマクロシンボル配置情報とマクロシンボルの接続
情報とマクロシンボル内輪塩シンボルの接続情報とマク
ロシンボル内輪塩シンボルの相対位置情報と論理シンボ
ルの端子座情報とに基づき論理シンボル配置位置情報と
論理接続情報とを形成する。こうしてマクロシンボルの
配置が各マクロシンボルを構成している論理シンボルの
配置に変換されると、シンボル間配線演算装置が論理シ
ンボル配置位置情報と論理接続情報と論理シンボルの端
子座標情報とに基づき論理シンボル間の配線経路を決定
し配線情報を形成する。したがって、論理シンボル配置
位置情報と配線情報とに基づき論理シンボル回路図出力
装置が論理シンボル回路図を作成することができ、マク
ロシンボルを用いて人手により論理マクロレベル回路図
を作成すれば、論理シンボルによる回路図を自動的に行
なうことができる。マクロシンボルによる論理機能の設
計は比較的容易なので人手と作成時間とを減少させるこ
とができ、しかも人手によるミスを防止することができ
る。
大きさに関する情報と共に論理マクロ重なり解消演算装
置に供給されてマクロシンボル間の重なりの有無が判別
される。論理マクロ重なり解消演算装置はマクロシンボ
ル間に重なりカあルトきはこれを解消すべくマクロシン
ボルの相対位置を調整して重なりの解消されたマクロシ
ンボル配置情報を形成する。続いて論理マクロ展開演算
装置がマクロシンボル配置情報とマクロシンボルの接続
情報とマクロシンボル内輪塩シンボルの接続情報とマク
ロシンボル内輪塩シンボルの相対位置情報と論理シンボ
ルの端子座情報とに基づき論理シンボル配置位置情報と
論理接続情報とを形成する。こうしてマクロシンボルの
配置が各マクロシンボルを構成している論理シンボルの
配置に変換されると、シンボル間配線演算装置が論理シ
ンボル配置位置情報と論理接続情報と論理シンボルの端
子座標情報とに基づき論理シンボル間の配線経路を決定
し配線情報を形成する。したがって、論理シンボル配置
位置情報と配線情報とに基づき論理シンボル回路図出力
装置が論理シンボル回路図を作成することができ、マク
ロシンボルを用いて人手により論理マクロレベル回路図
を作成すれば、論理シンボルによる回路図を自動的に行
なうことができる。マクロシンボルによる論理機能の設
計は比較的容易なので人手と作成時間とを減少させるこ
とができ、しかも人手によるミスを防止することができ
る。
第１図は本発明の一実施例を示すブロック図でアリ、コ
ンパレータ、シフトレジスタ、加算器等のマクロシンボ
ルを使用して論理機能の設計を行なえばアンド回路、オ
ア回路等で構成される論理回路図を自動的に作成するこ
とができる。
ンパレータ、シフトレジスタ、加算器等のマクロシンボ
ルを使用して論理機能の設計を行なえばアンド回路、オ
ア回路等で構成される論理回路図を自動的に作成するこ
とができる。
すなわち論理マクロレベル回路図１はマクロシンボルを
用いて回路設計者によって作成された回路図である。論
理マクロ入力装置２は、第２図に示されているように論
理マクロレベル回路図の枚数分だけ読み込んだか否かを
判別しつつ図面枚数分、必要な情報を抽出する。こうし
て抽出されたマクＯ’／ ７ ホルの相対位置情報とマ
クロシンボルの接続情報とは一時的記憶装置３に記憶さ
れる。
用いて回路設計者によって作成された回路図である。論
理マクロ入力装置２は、第２図に示されているように論
理マクロレベル回路図の枚数分だけ読み込んだか否かを
判別しつつ図面枚数分、必要な情報を抽出する。こうし
て抽出されたマクＯ’／ ７ ホルの相対位置情報とマ
クロシンボルの接続情報とは一時的記憶装置３に記憶さ
れる。
続いて、第３図に示されているように論理マクロレベル
回路図１の枚数分だけ繰シ返したか否がを判別しつつ、
一時記憶装置３がらマクロシンボルの相対位置情報と論
理マクロ記憶装置４がら読み出したマクロシンボルの大
きさに関する情報とに基づきマクロシンボルの重なりを
判別し、重なりを解消してマクロシンボルの配置情報を
決定し一時的記憶装置３に送出する。論理マクロ重なり
解消演算装置７は、第３図に示すようなフローで、回路
内での各々マクロの位置を決定すると次は論理マクロ展
開演算装置８は、図面数分だけ繰シ返えしたか否かを判
別しつつ第４図に示すようなフローで、論理マクロ回路
から論理シンボル回路へと回路展開を行ない、論理シン
ボル配置位置情報と論理接続情報とを形成してこれらを
再び一時的記憶装置３に記憶させる。論理シンボル間配
線演算装置９は、従来発表されている線分探索法を用い
て配線経路を決定しその配線情報を一時的記憶装置３に
送出する。論理シンボル回路図出力装置１０、は第５図
に示すようなフローで、論理シンボル回路図１１を作成
する。ここで各記憶回路について述べれば、一時記憶装
置３は、各演算装置の演算結果を記憶している。論理マ
クロ記憶装置４、は記憶情報として各マクロの回路図に
占める大きさ、マクロを構成している論理シンボルのマ
クロ内における相対位置情報、論理シンボル間の接続情
報を保持する。論理シンボル記憶装ｆｉ１５、は記憶情
報として各シンボルの端子座標、シンボルの論Ｎ機能を
保持する。
回路図１の枚数分だけ繰シ返したか否がを判別しつつ、
一時記憶装置３がらマクロシンボルの相対位置情報と論
理マクロ記憶装置４がら読み出したマクロシンボルの大
きさに関する情報とに基づきマクロシンボルの重なりを
判別し、重なりを解消してマクロシンボルの配置情報を
決定し一時的記憶装置３に送出する。論理マクロ重なり
解消演算装置７は、第３図に示すようなフローで、回路
内での各々マクロの位置を決定すると次は論理マクロ展
開演算装置８は、図面数分だけ繰シ返えしたか否かを判
別しつつ第４図に示すようなフローで、論理マクロ回路
から論理シンボル回路へと回路展開を行ない、論理シン
ボル配置位置情報と論理接続情報とを形成してこれらを
再び一時的記憶装置３に記憶させる。論理シンボル間配
線演算装置９は、従来発表されている線分探索法を用い
て配線経路を決定しその配線情報を一時的記憶装置３に
送出する。論理シンボル回路図出力装置１０、は第５図
に示すようなフローで、論理シンボル回路図１１を作成
する。ここで各記憶回路について述べれば、一時記憶装
置３は、各演算装置の演算結果を記憶している。論理マ
クロ記憶装置４、は記憶情報として各マクロの回路図に
占める大きさ、マクロを構成している論理シンボルのマ
クロ内における相対位置情報、論理シンボル間の接続情
報を保持する。論理シンボル記憶装ｆｉ１５、は記憶情
報として各シンボルの端子座標、シンボルの論Ｎ機能を
保持する。
以上説明してきたように上記一実施例では加算器、シフ
トレジスタ等のマクロシンボルで論理機能を設計すれば
アンド回路等の論理シンボルで構成される回路図が得ら
れ、省力化とミスの防止を果せる。
トレジスタ等のマクロシンボルで論理機能を設計すれば
アンド回路等の論理シンボルで構成される回路図が得ら
れ、省力化とミスの防止を果せる。
第１図は不発明の一実施例を示すブロック図、第２図は
論理マクロ入力装置の機能を示すフローチャート図、第
３図は論理マクロ重なり解消演算装置の機能を示すフロ
ーチャート図、第４図ｉｌｔ論理マクロ展開演算装置の
機能を示すフローチャート図、第５図は論理シンボル回
路図出力装置の機能を示すフローチャート図である。 １・・・・・・論理マクロレベル回路図、２・・・・・
・論理マクロ入力装置、４・・・・・・論理マクロ記憶
装置、５・・・・・・論理シンボル記憶装置、７・・・
・・・論理マクロ重なり解消演算装置、８・・・・・・
論理マクロ展開演算装置、９・・・・・・論理シンボル
間配線演算装置、１０・・・・・・論理シンボル回路図
出力装置、１１・・・・・・論理シンボル回路図。
論理マクロ入力装置の機能を示すフローチャート図、第
３図は論理マクロ重なり解消演算装置の機能を示すフロ
ーチャート図、第４図ｉｌｔ論理マクロ展開演算装置の
機能を示すフローチャート図、第５図は論理シンボル回
路図出力装置の機能を示すフローチャート図である。 １・・・・・・論理マクロレベル回路図、２・・・・・
・論理マクロ入力装置、４・・・・・・論理マクロ記憶
装置、５・・・・・・論理シンボル記憶装置、７・・・
・・・論理マクロ重なり解消演算装置、８・・・・・・
論理マクロ展開演算装置、９・・・・・・論理シンボル
間配線演算装置、１０・・・・・・論理シンボル回路図
出力装置、１１・・・・・・論理シンボル回路図。
Claims (1)
- 論理マクロレベル回路図に基づき論理シンボル回路図を
作成する集積回路用論理設計システムであって、論理マ
クロレベル回路図からマクロシンボルの相対位置情報と
マクロシンボルの接続情報を抽出する論理マクロ入力装
置と、マクロシンボルの大きさに関する情報とマクロシ
ンボル内論理シンボルの接続情報とマクロシンボル内論
理シンボルの相対位置情報とを供給可能な論理マクロ記
憶装置と、論理シンボルの端子座標情報を供給可能な論
理シンボル記憶装置と、上記マクロシンボルの相対位置
情報とマクロシンボルの大きあに関する情報とに基づき
マクロシンボル間の重なりの有無を判別し該判別結果に
基づき重なりの解消されたマクロシンボル配置情報を形
成する論理マクロ重なり解消演算装置と、該マクロシン
ボル配置情報と上記マクロシンボルの接続情報とマクロ
シンボル内論理シンボルの接続情報とマクロシンボル内
論理シンボルの相対位置情報と論理シンボルの端子座標
情報とに基づき論理シンボル配置位置情報と論理接続情
報とを形成する論理マクロ展開演算装置と、該論理シン
ボル配置位置情報と論理接続情報と上記論理シンボルの
端子座標情報とに基づき論理シンボル間の配線経路を決
定し該配線経路に基づき配線情報を形成するシンボル間
配線演算装置と、上記論理シンボル配置位置情報と配線
情報とに基づき論理シンボル回路図を作成する論理シン
ボル回路図出力装置とを含むことを特徴とする集積回路
用論理設計システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155502A JPS6310271A (ja) | 1986-07-01 | 1986-07-01 | 集積回路用論理設計システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61155502A JPS6310271A (ja) | 1986-07-01 | 1986-07-01 | 集積回路用論理設計システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310271A true JPS6310271A (ja) | 1988-01-16 |
Family
ID=15607448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61155502A Pending JPS6310271A (ja) | 1986-07-01 | 1986-07-01 | 集積回路用論理設計システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310271A (ja) |
-
1986
- 1986-07-01 JP JP61155502A patent/JPS6310271A/ja active Pending
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