JPS63103159U - - Google Patents
Info
- Publication number
- JPS63103159U JPS63103159U JP19582986U JP19582986U JPS63103159U JP S63103159 U JPS63103159 U JP S63103159U JP 19582986 U JP19582986 U JP 19582986U JP 19582986 U JP19582986 U JP 19582986U JP S63103159 U JPS63103159 U JP S63103159U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- signal
- processors
- access arbitration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Description
第１図は本考案の一実施例を示すブロツク図、
第２図は第１図示の実施例における動作を説明す
るためのタイミングチヤート、第３図は本考案の
他の実施例を示すブロツク図、第４図は第３図示
の実施例における動作を説明するためのタイミン
グチヤート、第５図および第６図は従来のメモリ
アクセス調停回路を用いたマルチプロセツサの２
例を示すブロツク図である。 １……主プロセツサ、２……従プロセツサ、３
……ゲートバツフア、４……バスライン、５，５
′……専用メモリ、６……供給メモリ、７，１７
，２７……メモリアクセス調停回路、８……チツ
プセレクト信号、９……メモリリード信号、１０
……メモリライト信号、１１……ＨＯＬＤ信号、
１２……ＨＯＬＤＡＣＫ信号、１３……ＷＡＩＴ
信号、１４……デコーダ、１５……リード信号、
１６……ライト信号、１７……アドレスラツチ信
号、１８……アドレスラツチ回路。
第２図は第１図示の実施例における動作を説明す
るためのタイミングチヤート、第３図は本考案の
他の実施例を示すブロツク図、第４図は第３図示
の実施例における動作を説明するためのタイミン
グチヤート、第５図および第６図は従来のメモリ
アクセス調停回路を用いたマルチプロセツサの２
例を示すブロツク図である。 １……主プロセツサ、２……従プロセツサ、３
……ゲートバツフア、４……バスライン、５，５
′……専用メモリ、６……供給メモリ、７，１７
，２７……メモリアクセス調停回路、８……チツ
プセレクト信号、９……メモリリード信号、１０
……メモリライト信号、１１……ＨＯＬＤ信号、
１２……ＨＯＬＤＡＣＫ信号、１３……ＷＡＩＴ
信号、１４……デコーダ、１５……リード信号、
１６……ライト信号、１７……アドレスラツチ信
号、１８……アドレスラツチ回路。
Claims (1)
- 【実用新案登録請求の範囲】 バスラインに複数のプロセツサと該複数のプロ
セツサにより共通にアクセスが可能なメモリとを
係合させて成るマルチプロセツサのメモリアクセ
ス調停装置において、 １つのプロセツサが前記共通メモリのアクセス
を開始するにあたり、該一つのプロセツサの出力
信号を用いて他のプロセツサに前記共通メモリの
アクセスを禁止する信号を供給するとともに、当
該禁止を前記他のプロセツサが了解するまで前記
１つのプロセツサに前記共通メモリのアクセスを
待機させる信号を供給するメモリアクセス調停回
路を具えたことを特徴とするマルチプロセツサの
メモリアクセス調停装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19582986U JPS63103159U (ja) | 1986-12-22 | 1986-12-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19582986U JPS63103159U (ja) | 1986-12-22 | 1986-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63103159U true JPS63103159U (ja) | 1988-07-04 |
Family
ID=31154079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19582986U Pending JPS63103159U (ja) | 1986-12-22 | 1986-12-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63103159U (ja) |
-
1986
- 1986-12-22 JP JP19582986U patent/JPS63103159U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6034648U (ja) | マイクロコンピユータにおけるメモリ・ページング・システム | |
| JPS63103159U (ja) | ||
| JPH0471174U (ja) | ||
| JPS585133U (ja) | デ−タ伝送システム | |
| JPS63173799U (ja) | ||
| JPS605539U (ja) | マルチプロセツサ間通信装置 | |
| JPS6384650U (ja) | ||
| JPS59118048U (ja) | 双方向ダイレクトメモリアクセス転送回路 | |
| JPS63139649U (ja) | ||
| JPH05204866A (ja) | マルチｃｐｕシステムのデータ交換方式 | |
| JPH0379583U (ja) | ||
| JPS5839643U (ja) | メモリ装置 | |
| JPS6316336U (ja) | ||
| JPH0250899U (ja) | ||
| JPS6339754U (ja) | ||
| JPS63199346U (ja) | ||
| JPS6320253U (ja) | ||
| JPS5920351U (ja) | マイクロコンピユ−タにおける加算回路 | |
| JPS63199345U (ja) | ||
| JPS63168549U (ja) | ||
| JPS6368054U (ja) | ||
| JPH0455650U (ja) | ||
| JPH0284955U (ja) | ||
| JPS603999U (ja) | メモリ内蔵ｌｓｉ | |
| JPS62154292A (ja) | メモリ・リフレツシユ方式 |