JPS63104380A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS63104380A JPS63104380A JP25015986A JP25015986A JPS63104380A JP S63104380 A JPS63104380 A JP S63104380A JP 25015986 A JP25015986 A JP 25015986A JP 25015986 A JP25015986 A JP 25015986A JP S63104380 A JPS63104380 A JP S63104380A
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- JP
- Japan
- Prior art keywords
- etching
- gate
- resist pattern
- effect transistor
- field effect
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタ（ＦＥＴ）の製造方
法に関し、特に微細ゲートを有する高性能の電界効果ト
ランジスタの製造方法に関するものである。
法に関し、特に微細ゲートを有する高性能の電界効果ト
ランジスタの製造方法に関するものである。
第３図は従来から広く用いられているマイクロ波用Ｇａ
Ａｓ ＭＥＳ ＦＥＴの製造方法を示した模式図で
ある。図において、１は半導体結晶、２はリセス溝、３
はホトレジスト、５はゲート金属である。ａ〜ｄの順に
プロセスを進めＦＥＴのゲートが形成される。
Ａｓ ＭＥＳ ＦＥＴの製造方法を示した模式図で
ある。図において、１は半導体結晶、２はリセス溝、３
はホトレジスト、５はゲート金属である。ａ〜ｄの順に
プロセスを進めＦＥＴのゲートが形成される。
従来のＦＥＴ！！造法では、工程ａにて、半導体結晶上
に、ゲート長に相当する幅の開口幅を有するホトレジス
トパターンを形成する。次に工１ｂにてホトレジストを
マスクとして半導体結晶を必要な量だけエツチングし、
リセス溝２を形成する。
に、ゲート長に相当する幅の開口幅を有するホトレジス
トパターンを形成する。次に工１ｂにてホトレジストを
マスクとして半導体結晶を必要な量だけエツチングし、
リセス溝２を形成する。
それから工程Ｃにて全面にゲート金属を蒸着する。
最後に工程ｄにてホトレジスト上の金属をリフトオフし
てゲートを完成する。
てゲートを完成する。
マイクロ波用ＦＥＴでは、ゲートの長さＩｇは素子の高
周波性能を決定する重要な要素であり、現在、高性能化
のために、Ｉｇの微細化を目的とした技術開発が活発に
行われている。
周波性能を決定する重要な要素であり、現在、高性能化
のために、Ｉｇの微細化を目的とした技術開発が活発に
行われている。
上記のようなＦＥＴ！ｉＪ造方法では、ゲート長は、ホ
トレジストにより形成される開口幅で決まるが、これは
現在広く用いられている光学露光装置を使用する場合に
は、０．４μｍ程度が限界となっており、これ以上微細
にすることは簡単にはできないという問題点があった。
トレジストにより形成される開口幅で決まるが、これは
現在広く用いられている光学露光装置を使用する場合に
は、０．４μｍ程度が限界となっており、これ以上微細
にすることは簡単にはできないという問題点があった。
また他の方法として電子線直接描画（ＥＢ露光）や、Ｆ
ＩＢ （Ｆｏｃｕｓｅｄ ｉｏｎ Ｂｅａｍ）とい
う技術もあるが、これらの技術は現在ではまだスループ
ットが低く、充分に確立されたものではない。
ＩＢ （Ｆｏｃｕｓｅｄ ｉｏｎ Ｂｅａｍ）とい
う技術もあるが、これらの技術は現在ではまだスループ
ットが低く、充分に確立されたものではない。
この発明は上記のような問題点を解消するためになされ
たもので、微細ゲートを有するＦＥＴを容易に、しかも
再現性良く製造できるＦＥＴの製造方法を提供すること
を目的とする。
たもので、微細ゲートを有するＦＥＴを容易に、しかも
再現性良く製造できるＦＥＴの製造方法を提供すること
を目的とする。
この発明に係るＦＥＴの製造方法は、レジストパターン
が形成された半導体結晶上に、レジスト開口幅よりも幅
広のリセス溝をエツチングにより形成し、そのリセス溝
内に該溝幅よりも小さい幅の絶縁膜を形成した後、レジ
ストパターンを除去し、絶縁膜側壁とリセス溝側壁とで
囲まれる凹部の一方が、その開口部中央に含まれるよう
にレジストパターンを形成しこれをマスクとしてエツチ
ングを行ない、その後全面にゲート金属を蒸着した後、
レジストパターンを除去するようにしたものである。
が形成された半導体結晶上に、レジスト開口幅よりも幅
広のリセス溝をエツチングにより形成し、そのリセス溝
内に該溝幅よりも小さい幅の絶縁膜を形成した後、レジ
ストパターンを除去し、絶縁膜側壁とリセス溝側壁とで
囲まれる凹部の一方が、その開口部中央に含まれるよう
にレジストパターンを形成しこれをマスクとしてエツチ
ングを行ない、その後全面にゲート金属を蒸着した後、
レジストパターンを除去するようにしたものである。
この発明においては、エツチングにより形成されるリセ
ス溝側壁と絶縁膜側壁との間の長さが実効的なゲート長
に相当するが、この長さはエツチング時のサイドエツチ
ング量で決まるため、エツチング時間を制御することに
より微細なゲートを有するＦＥＴが製作できる。特に化
学薬品によるウェットエツチング等の等方的エツチング
によれば、リセス深さとほぼ同じ量だけサイドエツチン
グされるため、上記制御は容易である。
ス溝側壁と絶縁膜側壁との間の長さが実効的なゲート長
に相当するが、この長さはエツチング時のサイドエツチ
ング量で決まるため、エツチング時間を制御することに
より微細なゲートを有するＦＥＴが製作できる。特に化
学薬品によるウェットエツチング等の等方的エツチング
によれば、リセス深さとほぼ同じ量だけサイドエツチン
グされるため、上記制御は容易である。
以下、この発明の一実施例を図について説明する。
第１図は、本発明の一実施例による微細ゲートを有する
ＦＥＴ（電界′効果トランジスタ）の製造方法を工程順
に模式的に示したものである。図において、１は半導体
結晶、２ａ、２ｄはリセス溝、３ａ、３ｃはホトレジス
ト、４は絶縁膜、５はゲート金属である。
ＦＥＴ（電界′効果トランジスタ）の製造方法を工程順
に模式的に示したものである。図において、１は半導体
結晶、２ａ、２ｄはリセス溝、３ａ、３ｃはホトレジス
ト、４は絶縁膜、５はゲート金属である。
まず本実施例の第１の工程（第１図（ａ））では、半導
体結晶１上にホトレジストパターン３ａを形成し、これ
をマスクとしてエツチングにより該ホトレジストパター
ン３ａの開口幅よりも幅広のリセス溝２ａを形成する。
体結晶１上にホトレジストパターン３ａを形成し、これ
をマスクとしてエツチングにより該ホトレジストパター
ン３ａの開口幅よりも幅広のリセス溝２ａを形成する。
次に第２の工程（第１図（ｂ））では、このホトレジス
トパターン３ａをマスクとしてリセス溝２ａの幅よりも
小さい幅を有する二酸化ケイ素５ｉ０２等の絶縁膜４を
低温でリセス溝２ａ内に形成し、その後ホトレジストパ
ターンをリフトする。それから第３の工程（第１図（Ｃ
）及び（ｄ））では絶縁膜４側壁とリセス溝２ａ側壁と
の間の凹部が、そのパターン開口の中央に含まれる様に
レジストパターン３ｃを形成し、これをマスクとして半
導体結晶１をリセスエッチングする。工程（ｄ）は不必
要であれば省くこともできる。
トパターン３ａをマスクとしてリセス溝２ａの幅よりも
小さい幅を有する二酸化ケイ素５ｉ０２等の絶縁膜４を
低温でリセス溝２ａ内に形成し、その後ホトレジストパ
ターンをリフトする。それから第３の工程（第１図（Ｃ
）及び（ｄ））では絶縁膜４側壁とリセス溝２ａ側壁と
の間の凹部が、そのパターン開口の中央に含まれる様に
レジストパターン３ｃを形成し、これをマスクとして半
導体結晶１をリセスエッチングする。工程（ｄ）は不必
要であれば省くこともできる。
最後に第４の工程（第１図（ｅ）及び（ｆ））では、ゲ
ート金属５を全面に蒸着し、その後レジストパターン３
ｃをリフトオフして微細ゲートを有するＦＥＴを得る。
ート金属５を全面に蒸着し、その後レジストパターン３
ｃをリフトオフして微細ゲートを有するＦＥＴを得る。
次に作用、効果について説明する。第１の工程において
、リセス溝２ａの形成時、エツチング量を制御すること
により、レジスト３ａ下のサイドエツチング量を調節す
ることができ、その結果、第４工程におけるゲート長１
ｇを制御することができる。従って、このような本実施
例によれば、０．４μｍ以下の微細なゲートでも容易に
形成することができる。
、リセス溝２ａの形成時、エツチング量を制御すること
により、レジスト３ａ下のサイドエツチング量を調節す
ることができ、その結果、第４工程におけるゲート長１
ｇを制御することができる。従って、このような本実施
例によれば、０．４μｍ以下の微細なゲートでも容易に
形成することができる。
次に第２図に本実施例により製作できるＦＥＴ構造の一
例を示した。これは、ｎ形ＡＩＧａＡｓ１２と高純度Ｇ
ａＡｓ １１のへテロ接合界面に形成される２次元電子
ガス（２ＤＥＣ）１５を利用したＦＥＴであり、ゲート
金泥５は、絶縁性ＡｌＧａＡｓ層１４により両側から支
えられた構造となっている。ゲート金泥５がｎ形ＧａＡ
ｓ層１３に接触している部分の長さが実効的なゲート長
１ｇに相当する。こうした構造にすれば、ゲート金泥５
が接触している側壁部分は半絶縁性Ａ Ｉ Ｇ ａ Ａ
ｓであるので、ＦＥＴのゲート特性を低下させる要因
とはならず、実効的に非常に小さなゲートを形成するこ
とができる。
例を示した。これは、ｎ形ＡＩＧａＡｓ１２と高純度Ｇ
ａＡｓ １１のへテロ接合界面に形成される２次元電子
ガス（２ＤＥＣ）１５を利用したＦＥＴであり、ゲート
金泥５は、絶縁性ＡｌＧａＡｓ層１４により両側から支
えられた構造となっている。ゲート金泥５がｎ形ＧａＡ
ｓ層１３に接触している部分の長さが実効的なゲート長
１ｇに相当する。こうした構造にすれば、ゲート金泥５
が接触している側壁部分は半絶縁性Ａ Ｉ Ｇ ａ Ａ
ｓであるので、ＦＥＴのゲート特性を低下させる要因
とはならず、実効的に非常に小さなゲートを形成するこ
とができる。
なお、第２図では本発明により製作できるＦＥＴ構造の
一例として２次元電子ガス（２ＤＥＧ）ＦＥＴを示した
が、本発明は、第１図で述べたように、サイドエツチン
グ量の制御により微細ゲートを形成することを特徴とす
るものであるため、本発明の適用は２次元電子ガスＦＥ
Ｔに限られたものではなく、ＧａＡｓ ＭＥＳ Ｆ
ＥＴ等へ適用することも可能である。
一例として２次元電子ガス（２ＤＥＧ）ＦＥＴを示した
が、本発明は、第１図で述べたように、サイドエツチン
グ量の制御により微細ゲートを形成することを特徴とす
るものであるため、本発明の適用は２次元電子ガスＦＥ
Ｔに限られたものではなく、ＧａＡｓ ＭＥＳ Ｆ
ＥＴ等へ適用することも可能である。
以上のようにこの発明にかかる電界す】果トランジスタ
の製造方法によれば、ゲート長をエツチング時のサイド
エツチング量で制御するようにしたので、微細ゲートを
有する高性能のＦＥＴを容易にかつ再現性良く得ること
ができる効果がある。
の製造方法によれば、ゲート長をエツチング時のサイド
エツチング量で制御するようにしたので、微細ゲートを
有する高性能のＦＥＴを容易にかつ再現性良く得ること
ができる効果がある。
第１図は本発明の一実施例による電界効果トランジスタ
の製造方法を示す模式図、第２図はこの発明により作製
できる電界効果トランジスタの構造図、第３図は従来の
電界効果トランジスタの製造方法を示す模式図である。 図中、１は半導体結晶、２ａ、２ｄはリセス溝、３ａ、
３ｃはホトレジスト、４は絶縁膜、５はゲート金泥、６
はソース電極、７はドレイン電極、１０は半絶縁性Ｇａ
Ａｓ基扱、】１は高純度ＧａＡｓ、１２はｎ形ＡｌＧａ
Ａｓ、１３はｎ形ＧａＡｓ、１４は絶縁性ＡｌＧａＡｓ
、１５は２次元電子ガス（２ＤＥＧ）である。 なお図中、同一符号は同−又は相当部分を示す。 第１図 第２図 １０：≠Ｊｌ’Ｊｔ’／：１ＧａＡｓ、Ｊ、ｉｌｌ ：
ｌ；Ｉｆ！：、１１ ＧａＡｓ１２−ｎ形ＡｌＧａＡｓ １３： ｎ／ｆ３ ＧａＡｓ １４７６＃葱Ａ＋ＧａＡｓ １５： ２ ；’Ｆｉ’１Ｊ−７λ（２ＤＥＧ）第３図 １：≠４が＃澹 ２：ノｒλＪ ３：ｊメムンλＡ ５：ケニ〆ｊ−Ｚ
の製造方法を示す模式図、第２図はこの発明により作製
できる電界効果トランジスタの構造図、第３図は従来の
電界効果トランジスタの製造方法を示す模式図である。 図中、１は半導体結晶、２ａ、２ｄはリセス溝、３ａ、
３ｃはホトレジスト、４は絶縁膜、５はゲート金泥、６
はソース電極、７はドレイン電極、１０は半絶縁性Ｇａ
Ａｓ基扱、】１は高純度ＧａＡｓ、１２はｎ形ＡｌＧａ
Ａｓ、１３はｎ形ＧａＡｓ、１４は絶縁性ＡｌＧａＡｓ
、１５は２次元電子ガス（２ＤＥＧ）である。 なお図中、同一符号は同−又は相当部分を示す。 第１図 第２図 １０：≠Ｊｌ’Ｊｔ’／：１ＧａＡｓ、Ｊ、ｉｌｌ ：
ｌ；Ｉｆ！：、１１ ＧａＡｓ１２−ｎ形ＡｌＧａＡｓ １３： ｎ／ｆ３ ＧａＡｓ １４７６＃葱Ａ＋ＧａＡｓ １５： ２ ；’Ｆｉ’１Ｊ−７λ（２ＤＥＧ）第３図 １：≠４が＃澹 ２：ノｒλＪ ３：ｊメムンλＡ ５：ケニ〆ｊ−Ｚ
Claims (1)
- （１）２次元電子ガスを利用した電界効果トランジスタ
の製造方法において、 半導体結晶上にレジストパターンを形成し、エッチング
により該レジストパターンの開口幅より幅広のリセス溝
を形成する第１の工程と、 上記リセス溝に上記レジストパターンをマスクとして該
リセス溝の幅より小さい幅の絶縁膜を形成し、上記レジ
ストパターンを除去する第２の工程と、 そのパターン開口が、上記絶縁膜側壁と上記リセス溝側
壁とで囲まれる凹部の一方を、その中央に含むようレジ
ストパターンを形成し、これをマスクとしてエッチング
を行なう第３の工程と、全面にゲート金属を蒸着し、上
記レジストパターンを除去する第４の工程とからなるこ
とを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25015986A JPS63104380A (ja) | 1986-10-20 | 1986-10-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25015986A JPS63104380A (ja) | 1986-10-20 | 1986-10-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104380A true JPS63104380A (ja) | 1988-05-09 |
Family
ID=17203698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25015986A Pending JPS63104380A (ja) | 1986-10-20 | 1986-10-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231731A (ja) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-10-20 JP JP25015986A patent/JPS63104380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231731A (ja) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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