JPS63104465A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63104465A JPS63104465A JP61249641A JP24964186A JPS63104465A JP S63104465 A JPS63104465 A JP S63104465A JP 61249641 A JP61249641 A JP 61249641A JP 24964186 A JP24964186 A JP 24964186A JP S63104465 A JPS63104465 A JP S63104465A
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- Japan
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- memory cell
- data line
- coupling capacitance
- conductive film
- intermediate conductive
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、ＤＲＡＭ（ダイ
ナミック型ランダムアクセスメモリ）を備えた半導体集
積回路装置に適用して有効な技術に関するものである。
ナミック型ランダムアクセスメモリ）を備えた半導体集
積回路装置に適用して有効な技術に関するものである。
フォールブラｌ−ビットライン方式（２交点方式）を採
用するＤＲＡＭは、スイッチ用Ｍ １． Ｓ Ｆ Ｅ
Ｔと情報蓄積用容量素子との直列回路でメモリセルを構
成している。この種のＤＲＡＭは、メモリセルとデータ
線との接続面積が集積度の妨げになっている。接続面積
には、次の面積が必要となる。
用するＤＲＡＭは、スイッチ用Ｍ １． Ｓ Ｆ Ｅ
Ｔと情報蓄積用容量素子との直列回路でメモリセルを構
成している。この種のＤＲＡＭは、メモリセルとデータ
線との接続面積が集積度の妨げになっている。接続面積
には、次の面積が必要となる。
スイッチ用ＭＩＳＦＥＴの一方の半導体領域とデータ線
との接続面積。グー１−電極とデータ線との絶縁耐圧に
要する離隔面積。そして、ゲー］−電極とデータ線との
製造工程におけるマスク合せ余裕面積。
との接続面積。グー１−電極とデータ線との絶縁耐圧に
要する離隔面積。そして、ゲー］−電極とデータ線との
製造工程におけるマスク合せ余裕面積。
そこで、前記スイッチ用Ｍ Ｉ Ｓ ！？ Ｅ Ｔのゲ
ーｌ〜電極に対してデータ線を自己整合的に形成し、前
記マスク合せ余裕面積をなくして集積度を向上する技術
が提案されている。この技術は、スイッチ用ＭＩＳＦＥ
Ｔの一方の半導体領域に、中間導電膜を介してデータ線
を接続したものである。中間導電膜は、ゲート電極上部
に引き出され、サイドウオールスペーサを介してゲート
電極と電気的に分離されている。サイドウオールスペー
サは、ＣＶＤで形成した酸化シリコン膜にＲＩＥ等の異
方性エツチングを施して形成され、ゲート電極に対して
自己整合的に形成される。中間導電膜は、例えば、多結
晶シリコン膜で形成されている。つまり、中間導電膜は
、データ線のマスク合せずれを吸収するこができる。
ーｌ〜電極に対してデータ線を自己整合的に形成し、前
記マスク合せ余裕面積をなくして集積度を向上する技術
が提案されている。この技術は、スイッチ用ＭＩＳＦＥ
Ｔの一方の半導体領域に、中間導電膜を介してデータ線
を接続したものである。中間導電膜は、ゲート電極上部
に引き出され、サイドウオールスペーサを介してゲート
電極と電気的に分離されている。サイドウオールスペー
サは、ＣＶＤで形成した酸化シリコン膜にＲＩＥ等の異
方性エツチングを施して形成され、ゲート電極に対して
自己整合的に形成される。中間導電膜は、例えば、多結
晶シリコン膜で形成されている。つまり、中間導電膜は
、データ線のマスク合せずれを吸収するこができる。
なお、この種のＤＲＡＭについては、例えば、特願昭６
１ ６５７７７号に記載されている。
１ ６５７７７号に記載されている。
本発明者は、前述のＤＲＡＭについて検討した結果、次
の問題点が生じることを見出した。
の問題点が生じることを見出した。
前記Ｄ ＲＡ Ｍは、メモリセルのスイッチ用Ｍ１８
ＦＥＴのゲート電ｔ［（ワード線）とデータ線との間に
形成される、カップリング容量が増加する。
ＦＥＴのゲート電ｔ［（ワード線）とデータ線との間に
形成される、カップリング容量が増加する。
このカップリング容量の増加は、ゲート電極とその上部
に引き出された中間導電膜との間に形成されるカップリ
ング容量の増加に依存している。ゲート電極と中間導電
膜との間の層間絶縁膜は、２０００〜３０００ ［：人
コ程度で形成され、グーｌ−電極とデータ線間の層間絶
縁膜に比べて非常に薄い膜厚で形成されている。このカ
ップリング容量の増加は、ノイズとしてデータ線の電位
を変動させてしまうので、ｇＬ １ ）ｇ 、 ＩＩ
ＯｇＪ情報の判定動作が誤動作する場合が生じる。
に引き出された中間導電膜との間に形成されるカップリ
ング容量の増加に依存している。ゲート電極と中間導電
膜との間の層間絶縁膜は、２０００〜３０００ ［：人
コ程度で形成され、グーｌ−電極とデータ線間の層間絶
縁膜に比べて非常に薄い膜厚で形成されている。このカ
ップリング容量の増加は、ノイズとしてデータ線の電位
を変動させてしまうので、ｇＬ １ ）ｇ 、 ＩＩ
ＯｇＪ情報の判定動作が誤動作する場合が生じる。
そこで、センスアンプから同一・方向に延在する２本の
データ線に、夫々、１個づつのダミーセルを設ける技術
を適用することが考えられる。ダミーセルは、メモリセ
ルのスイッチ用ＭＩＳＦＥＴと同一構造のＭＩＳＦＥＴ
で構成され、その一方の半導体領域には、中間導電膜を
介してデータ線が接続される。このように構成されるＤ
ＲＡ Ｍにおいては１選択されたメモリセルのカップ
リング容量を、ダミーセルのカップリング容量で相殺す
ることができる。つまり、ノイズマージンを充分に確保
することができるので、前記判定動作における誤動作を
防ＩＦすることができる特徴がある。
データ線に、夫々、１個づつのダミーセルを設ける技術
を適用することが考えられる。ダミーセルは、メモリセ
ルのスイッチ用ＭＩＳＦＥＴと同一構造のＭＩＳＦＥＴ
で構成され、その一方の半導体領域には、中間導電膜を
介してデータ線が接続される。このように構成されるＤ
ＲＡ Ｍにおいては１選択されたメモリセルのカップ
リング容量を、ダミーセルのカップリング容量で相殺す
ることができる。つまり、ノイズマージンを充分に確保
することができるので、前記判定動作における誤動作を
防ＩＦすることができる特徴がある。
しかしながら、ＤＲＡＭは、データ線との接続部を中心
にデータ線の延在する方向に２個のメモリセルを点対称
で配置している。この２個のメモリセルは、製造工程に
おけるマスク合せずれにより、ゲート電極と中間導電膜
との重なり合う量が夫々で異なる。つまり、夫々のメモ
リセルのカップリング容量が異なる。このため、マスク
合せずれ量が一致するメモリセルとダミーセルとを選択
した場合は問題がないが、一致しないそれの場合には、
判定動作において誤動作が発生するという問題を生じる
。
にデータ線の延在する方向に２個のメモリセルを点対称
で配置している。この２個のメモリセルは、製造工程に
おけるマスク合せずれにより、ゲート電極と中間導電膜
との重なり合う量が夫々で異なる。つまり、夫々のメモ
リセルのカップリング容量が異なる。このため、マスク
合せずれ量が一致するメモリセルとダミーセルとを選択
した場合は問題がないが、一致しないそれの場合には、
判定動作において誤動作が発生するという問題を生じる
。
本発明の目的は、ＤＲＡＭにおいて、製造工程における
マスク合わせずれを生じても、情報判定動作におけるノ
イズマージンを充分に確保することが可能な技術を提供
することにある。
マスク合わせずれを生じても、情報判定動作におけるノ
イズマージンを充分に確保することが可能な技術を提供
することにある。
本発明の他の目的は、ｒ）ＲＡＭの情報判定動作におけ
る誤動作を防止することが可能な技術を提供することに
ある。
る誤動作を防止することが可能な技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によ−）て明らかになるであ
ろう。
明細書の記述及び添付図面によ−）て明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
メモリセルに中間導電膜を介してデータ線を接続するＤ
ＲＡＭにおいて、前記メモリセルのス・イッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔのゲー１へ電極と中間導電膜との製造
工程におけるマスク合わせずれ量に依存して変動する、
前記ゲー１へ電極と中間導電膜との間に形成されるカッ
プリング容量を、相殺するカップリング容量を有するダ
ミーセルを構成する。
ＲＡＭにおいて、前記メモリセルのス・イッチ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔのゲー１へ電極と中間導電膜との製造
工程におけるマスク合わせずれ量に依存して変動する、
前記ゲー１へ電極と中間導電膜との間に形成されるカッ
プリング容量を、相殺するカップリング容量を有するダ
ミーセルを構成する。
上記した手段によれば、前記メモリセルのカップリング
容量を常にダミーセルのカップリング容量で相殺するこ
とができるので、製造工程におけるマスク合わせずれを
生じても、情報判定動作におけるノイズマージンを充分
に確保することができる。
容量を常にダミーセルのカップリング容量で相殺するこ
とができるので、製造工程におけるマスク合わせずれを
生じても、情報判定動作におけるノイズマージンを充分
に確保することができる。
以下、本発明の構成について、スタックド構造の情報蓄
積用容量素子で構成されたメモリセルを有する、フォー
ルプツトビットライン方式を採用するＩ） ＲＡ Ｍに
本発明を適用した一実施例とともに説明する。
積用容量素子で構成されたメモリセルを有する、フォー
ルプツトビットライン方式を採用するＩ） ＲＡ Ｍに
本発明を適用した一実施例とともに説明する。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるＤＲＡＭのメモリセルアレイを
第１図（等価回路図）で示す。
第１図（等価回路図）で示す。
第１図に示すように、フォールデットビットライン方式
のＤＲＡＭは、１個のセンスアンプＳＡから２本のデー
タ線Ｄ Ｌ ＋及びＤＬ２が同一列方向に延在している
。データ線１） Ｌと交差する行方向には、ワード線Ｗ
Ｌ ＋〜ＷＬ４、ダミーワード線１） Ｗ Ｌ ＋〜
Ｄ Ｗ Ｌ ａの夫々が延在している。
のＤＲＡＭは、１個のセンスアンプＳＡから２本のデー
タ線Ｄ Ｌ ＋及びＤＬ２が同一列方向に延在している
。データ線１） Ｌと交差する行方向には、ワード線Ｗ
Ｌ ＋〜ＷＬ４、ダミーワード線１） Ｗ Ｌ ＋〜
Ｄ Ｗ Ｌ ａの夫々が延在している。
ＤＲＡＭのメモリセルＭ１〜Ｍ４は、データ線ＤＬとワ
ード線Ｗ］−との交差部に設けられている。
ード線Ｗ］−との交差部に設けられている。
メモリセルＭは、スイッチ用ＭＩＳＦＥＴＱと情報蓄積
用容量素子Ｃとの直列回路で構成されている。スイッチ
用ＭＩＳＦＥＴＱは、一方の半導体領域をデータ線Ｄ１
−に接続している。他方の半導体領域は、情報蓄積用容
量素子Ｃの一方の電極に接続されている。ゲート電極は
、ワード線ＷＬに接続されている。情報蓄積用容量素子
Ｃの他方の電極は、基準電圧Ｖｓｓ例えば回路の接地電
位０［■コが接続されている。
用容量素子Ｃとの直列回路で構成されている。スイッチ
用ＭＩＳＦＥＴＱは、一方の半導体領域をデータ線Ｄ１
−に接続している。他方の半導体領域は、情報蓄積用容
量素子Ｃの一方の電極に接続されている。ゲート電極は
、ワード線ＷＬに接続されている。情報蓄積用容量素子
Ｃの他方の電極は、基準電圧Ｖｓｓ例えば回路の接地電
位０［■コが接続されている。
ダミーセルＤ１〜Ｄ４は、データ線ＤＬとダミーワード
線ＤＷＬとの交差部に設けられている。
線ＤＷＬとの交差部に設けられている。
ダミーセルＤは、ＭＩＳＦＥＴＱで構成されている。Ｍ
ＩＳＦＥＴＱは、一方の半導体領域をデータ線ＤＬに接
続している。他方の半導体領域は、フローティング状態
で構成されている。グー１〜電極は、ダミーワード線１
）Ｗｌ−に接続されている。
ＩＳＦＥＴＱは、一方の半導体領域をデータ線ＤＬに接
続している。他方の半導体領域は、フローティング状態
で構成されている。グー１〜電極は、ダミーワード線１
）Ｗｌ−に接続されている。
２個のメモリセルＭ２及びＭ３が接続されるデータ線Ｄ
Ｌｌには、２個のダミーセルＤ２及びＤ３が接続されて
いる。２個のメモリセルＭ＋及びＭ４が接続されるデー
タ線１） Ｌ ２には、２個のダミーセルＩ）＋及びＤ
４が接続されている。
Ｌｌには、２個のダミーセルＤ２及びＤ３が接続されて
いる。２個のメモリセルＭ＋及びＭ４が接続されるデー
タ線１） Ｌ ２には、２個のダミーセルＩ）＋及びＤ
４が接続されている。
次に１本実施例の具体的な構成について、第２図（第１
図に示すメモリセルアレイの要部平面図）及び第３図（
第２図のｍ ｍ −ｍ ｍ及びＩｌｌｄ−ｍｄで切った
断面図）を用いて説明する。第２図及び後述する第４図
は、本実施例の構成をわかり易くするために、各導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ない。
図に示すメモリセルアレイの要部平面図）及び第３図（
第２図のｍ ｍ −ｍ ｍ及びＩｌｌｄ−ｍｄで切った
断面図）を用いて説明する。第２図及び後述する第４図
は、本実施例の構成をわかり易くするために、各導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ない。
第２図及び第３図において、■は単結晶シリコンからな
るｐ−型半導体基板（又はウェル領域）である。半導体
基板１の主面には、フィールド絶縁膜２、ｐ型のチャネ
ルストッパ領域３の夫々が形成されている。
るｐ−型半導体基板（又はウェル領域）である。半導体
基板１の主面には、フィールド絶縁膜２、ｐ型のチャネ
ルストッパ領域３の夫々が形成されている。
メモリセルＭは、半導体基板１の主面に、フィールド絶
縁膜２で囲まれた領域内に形成されている。フィールド
絶縁膜２は、データ線ＤＬとの接続部を中心にデータ線
ＤＬが延在する方向に２個のメモリセルＭを点対称に配
置するようにその周囲を取り囲み規定している。スイッ
チ用Ｍ１’ＳＦＥＴＱは、半導体基板１、グー１〜絶縁
膜４、ゲート電極５、ソース領域若しくはドレイン領域
である一対のｎ型半導体領域７及び一対のｎ゛型半導体
領域９で構成されている。
縁膜２で囲まれた領域内に形成されている。フィールド
絶縁膜２は、データ線ＤＬとの接続部を中心にデータ線
ＤＬが延在する方向に２個のメモリセルＭを点対称に配
置するようにその周囲を取り囲み規定している。スイッ
チ用Ｍ１’ＳＦＥＴＱは、半導体基板１、グー１〜絶縁
膜４、ゲート電極５、ソース領域若しくはドレイン領域
である一対のｎ型半導体領域７及び一対のｎ゛型半導体
領域９で構成されている。
ゲート電極５は、例えば、多結晶シリコン膜の上部に高
融点金属シリサイド（ＭｏＳ−ｔ２．ＴａＳ］２＋Ｔｉ
５ｊ２．ＷＳｉ２）膜を設けた複合膜で構成する。
融点金属シリサイド（ＭｏＳ−ｔ２．ＴａＳ］２＋Ｔｉ
５ｊ２．ＷＳｉ２）膜を設けた複合膜で構成する。
また、グーｌ−電極５は、多結晶シリコン膜の−１一部
に高融点金属（Ｍ ｏ ＋ Ｔ ａ ＋ Ｔ ｔ ｒ
Ｗ ）膜を設けた複合膜、或は単層の多結晶シリコン膜
、高融点金属シリサイド膜又は高融点金属膜で構成して
ｔノよい。
に高融点金属（Ｍ ｏ ＋ Ｔ ａ ＋ Ｔ ｔ ｒ
Ｗ ）膜を設けた複合膜、或は単層の多結晶シリコン膜
、高融点金属シリサイド膜又は高融点金属膜で構成して
ｔノよい。
ゲート電極５は、同一導電層で形成されるワード線（Ｗ
Ｌ）５Ａと一体に構成されている。
Ｌ）５Ａと一体に構成されている。
高不純物濃度の半導体領域９のチャネル形成領域側に設
けられた低不純物濃度の半導体領域７は、Ｌ Ｄ Ｄ
（Ｌ ｉｇｈｔｌｙ旦ｏｐｅｄ Ｄ ｒａｉｎ）構造を
構成する。
けられた低不純物濃度の半導体領域７は、Ｌ Ｄ Ｄ
（Ｌ ｉｇｈｔｌｙ旦ｏｐｅｄ Ｄ ｒａｉｎ）構造を
構成する。
半導体領域７は、ゲート電極５に対して自己整合的に形
成される。半導体領域９は、ゲート電極５の側壁に自己
整合的に形成されたサイドウオールスペーサ８に対して
、自己整合的に形成される。
成される。半導体領域９は、ゲート電極５の側壁に自己
整合的に形成されたサイドウオールスペーサ８に対して
、自己整合的に形成される。
サイドウオールスペーサ８は、例えば、ＣＶＤで形成し
た酸化シリコン膜にＲＩＥ等の異方性エツチングを施し
て形成する。このサイドウオールスペーサ８は、不純物
導入用マスク、ゲート電極と中間導電膜（１０Ｂ）との
絶縁に使用される。
た酸化シリコン膜にＲＩＥ等の異方性エツチングを施し
て形成する。このサイドウオールスペーサ８は、不純物
導入用マスク、ゲート電極と中間導電膜（１０Ｂ）との
絶縁に使用される。
このように構成されるスイッチ用ＭＩＳＦＥＴＱの一方
の半導体領域９には、中間導電膜１０Ｂを介して、デー
タ線（ＤＬ）１５が接続される。中間導電膜１０Ｂは、
データ線１５との接続に際して製造工程におけるマスク
合せずれを吸収するために、グー１〜電極５の上部まで
引き出され、ゲート電極５と重ね合わせて構成されてい
る。中間導電膜１０Ｂは、サイドウオールスペーサ８及
び絶縁膜６を介して、ゲート電極５と電気的に分離され
ている。データ線１５は、層間絶縁膜１３上に延在し１
層間絶縁膜１３に形成された接続孔１４を通して、中間
導電膜１０Ｂに接続されている。
の半導体領域９には、中間導電膜１０Ｂを介して、デー
タ線（ＤＬ）１５が接続される。中間導電膜１０Ｂは、
データ線１５との接続に際して製造工程におけるマスク
合せずれを吸収するために、グー１〜電極５の上部まで
引き出され、ゲート電極５と重ね合わせて構成されてい
る。中間導電膜１０Ｂは、サイドウオールスペーサ８及
び絶縁膜６を介して、ゲート電極５と電気的に分離され
ている。データ線１５は、層間絶縁膜１３上に延在し１
層間絶縁膜１３に形成された接続孔１４を通して、中間
導電膜１０Ｂに接続されている。
中間導電膜１０Ｂは、後述する情報蓄積用容量素子Ｃの
電極１０Ａと同−導電層例えば多結晶シリコン膜で形成
されるようになっている。
電極１０Ａと同−導電層例えば多結晶シリコン膜で形成
されるようになっている。
メモリセルＭの情報蓄積用容量素子Ｃは、電極１０Ａ、
誘電体膜１１、電極１２の夫々を順次重ね合せたスタッ
クド構造で構成されている。
誘電体膜１１、電極１２の夫々を順次重ね合せたスタッ
クド構造で構成されている。
電極１０Ａは、他方の半導体領域９からフィールド絶＃
＠２上に引き出されて構成されており、例えば多結晶シ
リコン膜で形成されている。ｆａ極１０Ａは、フローテ
ィング状態になっている。
＠２上に引き出されて構成されており、例えば多結晶シ
リコン膜で形成されている。ｆａ極１０Ａは、フローテ
ィング状態になっている。
誘電体膜１１は、例えば、電極１０Ａの表面を酸化して
形成した酸化シリコン膜で形成する。
形成した酸化シリコン膜で形成する。
電極１２は、データ線（ＤＬ）１５との接続部分を除く
、略全面に構成されており、例えば、多結晶シリコン膜
で形成されている。電極１２には。
、略全面に構成されており、例えば、多結晶シリコン膜
で形成されている。電極１２には。
基準電圧Ｖｓｓが印加されている。
ダミーセルＤは、半導体基板１の主面に、フィールド絶
縁膜２で囲まれた領域内に形成されている。フィールド
絶縁膜２は、メモリセルＭと同様に、データ線ＤＬとの
接続部を中心にデータ線ＤＬが延在する方向に２個のダ
ミーセルＤを点対称に配置するようにその周囲を取り囲
み規定している。ダミーセルＤは、ＭＩＳＦＥＴＱで構
成され、半導体基板１．ゲート絶縁膜４、ゲート電極５
、ソース領域若しくはトレイン領域である一対のｎ型半
導体領域７及び一対のｒｌ’型半導体領域９で構成され
ている。このＭ’１ＳＦＥＴＱの一方の半導体領域９に
は、メモリセルＭと同様に、中間導電膜１０Ｂを介して
、データ線（ＤＬ）１５が接続されている。
縁膜２で囲まれた領域内に形成されている。フィールド
絶縁膜２は、メモリセルＭと同様に、データ線ＤＬとの
接続部を中心にデータ線ＤＬが延在する方向に２個のダ
ミーセルＤを点対称に配置するようにその周囲を取り囲
み規定している。ダミーセルＤは、ＭＩＳＦＥＴＱで構
成され、半導体基板１．ゲート絶縁膜４、ゲート電極５
、ソース領域若しくはトレイン領域である一対のｎ型半
導体領域７及び一対のｒｌ’型半導体領域９で構成され
ている。このＭ’１ＳＦＥＴＱの一方の半導体領域９に
は、メモリセルＭと同様に、中間導電膜１０Ｂを介して
、データ線（ＤＬ）１５が接続されている。
このように構成されるＤＲＡＭは、メモリセルＭのＭＩ
ＳＦＥＴＱのゲート電極５と、それに重なり合う中間導
電膜１０Ｂとの間に、カップリング容量が形成される。
ＳＦＥＴＱのゲート電極５と、それに重なり合う中間導
電膜１０Ｂとの間に、カップリング容量が形成される。
このカップリング容量は、第４図（所定の製造工程にお
けるメモリセルアレイの要部平面図）に示すように、ゲ
ート電極５と中間導電膜１０ Ｂとの製造工程における
マスク合わせずれ量に依存して変動する（容量値が変動
する）。
けるメモリセルアレイの要部平面図）に示すように、ゲ
ート電極５と中間導電膜１０ Ｂとの製造工程における
マスク合わせずれ量に依存して変動する（容量値が変動
する）。
すなわち、データ線（ＤＬ）１５の延在する方向と同一
方向にマスク合わせずれを生じた場合、メモリセルＭＩ
を選択する（ Ｗ Ｌ １を′Ｌ″→″Ｈ′″）と、ゲ
ート電極５（ワード線Ｗ Ｌ ＋ ）とデータ線１５（
ＤＬ２）との間に、両者の重ね合せ量が減少した（斜線
部分）カップリング容量Ｃ１が形成される。メモリセル
Ｍ２を選択すると、ワード線ＷＬ２とデータ線ＤＬ＋と
の間に、両者の重ね合せ量が増加した（斜線部分）カッ
プリング容量Ｃ２が形成される。メモリセルＭ３を選択
すると、ワード線Ｗ Ｌ ３とデータ線ＤＬ１との間に
、両者の重ね合せ量が減少したカップリング容量Ｃ５が
形成される。メモリセルＭ４を選択すると、ワード線Ｗ
Ｌ４とデータ線ＤＬ２との間に、両者の重ね合せ量が増
加したカップリング容ｔ Ｃ２が夫々形成される。
方向にマスク合わせずれを生じた場合、メモリセルＭＩ
を選択する（ Ｗ Ｌ １を′Ｌ″→″Ｈ′″）と、ゲ
ート電極５（ワード線Ｗ Ｌ ＋ ）とデータ線１５（
ＤＬ２）との間に、両者の重ね合せ量が減少した（斜線
部分）カップリング容量Ｃ１が形成される。メモリセル
Ｍ２を選択すると、ワード線ＷＬ２とデータ線ＤＬ＋と
の間に、両者の重ね合せ量が増加した（斜線部分）カッ
プリング容量Ｃ２が形成される。メモリセルＭ３を選択
すると、ワード線Ｗ Ｌ ３とデータ線ＤＬ１との間に
、両者の重ね合せ量が減少したカップリング容量Ｃ５が
形成される。メモリセルＭ４を選択すると、ワード線Ｗ
Ｌ４とデータ線ＤＬ２との間に、両者の重ね合せ量が増
加したカップリング容ｔ Ｃ２が夫々形成される。
そして、本発明は、製造］−程に、［；けるマスク合わ
せずれ量に依存して変動する、前記メモリセルＭのカッ
プリング容Ｍ、ＣＩ又Ｃ２を、相殺するカップリング容
量Ｃ１又はＣ２を有するダミーセルＤが構成されている
。つまり、データ線Ｄ Ｌ、 ＋には、カップリング容
量Ｃ２のメモリセルＭ２及び同様のマスク合せすれ眼で
カップリング容量Ｃ２を有するダミーセルＤ２と、カッ
プリング容量Ｃ１のメモリセルＭ３及び同様のマスク合
せずれ量でカップリング容量Ｃ＋を有するダミーセルＤ
３とか接続されている。また、データ線Ｄ Ｌ ２には
、カップリング容量Ｃ１のメモリセルＭ１及び同様のマ
スク合せずれ量でカップリング容量Ｃｔを有するダミー
セルＤ＋と、カップリング容量Ｃ２のメモリセルＭ４及
び同様のマスク合せずわ量でカップリング容量Ｃ２を有
するダミーセルＤ４とが接続されている。
せずれ量に依存して変動する、前記メモリセルＭのカッ
プリング容Ｍ、ＣＩ又Ｃ２を、相殺するカップリング容
量Ｃ１又はＣ２を有するダミーセルＤが構成されている
。つまり、データ線Ｄ Ｌ、 ＋には、カップリング容
量Ｃ２のメモリセルＭ２及び同様のマスク合せすれ眼で
カップリング容量Ｃ２を有するダミーセルＤ２と、カッ
プリング容量Ｃ１のメモリセルＭ３及び同様のマスク合
せずれ量でカップリング容量Ｃ＋を有するダミーセルＤ
３とか接続されている。また、データ線Ｄ Ｌ ２には
、カップリング容量Ｃ１のメモリセルＭ１及び同様のマ
スク合せずれ量でカップリング容量Ｃｔを有するダミー
セルＤ＋と、カップリング容量Ｃ２のメモリセルＭ４及
び同様のマスク合せずわ量でカップリング容量Ｃ２を有
するダミーセルＤ４とが接続されている。
選択されたデータ線ＤＬを２分のＬ Ｖ ｃ ｃ （＝
２゜５［■］）に保持し、メモリセルＭに書込まれた情
報を判定するＤＲＡＭでは、次のようにカップリング容
量を相殺することができる。
２゜５［■］）に保持し、メモリセルＭに書込まれた情
報を判定するＤＲＡＭでは、次のようにカップリング容
量を相殺することができる。
メモリセルＭＩの選択（ｗｒ、１をＩＩ Ｌ ＩＩ→ｕ
Ｈ＋＋ ：”＋４”＝ ５ ［Ｖ］に）した時に、ダ
ミーセルＤ１を選択（１） Ｗ Ｌ Ｉ をｌｌＨ＋＋
→ｌｌＬ＋ｌ：”Ｌ”＝Ｏ［Ｖ］ に）し、データ線Ｄ
Ｌ ２に生じるメモリセルＭ、のカップリング容量Ｃ
８を、カップリング容量Ｃ１を有するダミーセルＤ１が
相殺する。同様に、メモリセルＭ２はダミーセルＤ２．
メモリセルＭ３はダミーセルＤｓ、メモリセルＭ４はダ
ミーセルＤ４で夫々相殺する。
Ｈ＋＋ ：”＋４”＝ ５ ［Ｖ］に）した時に、ダ
ミーセルＤ１を選択（１） Ｗ Ｌ Ｉ をｌｌＨ＋＋
→ｌｌＬ＋ｌ：”Ｌ”＝Ｏ［Ｖ］ に）し、データ線Ｄ
Ｌ ２に生じるメモリセルＭ、のカップリング容量Ｃ
８を、カップリング容量Ｃ１を有するダミーセルＤ１が
相殺する。同様に、メモリセルＭ２はダミーセルＤ２．
メモリセルＭ３はダミーセルＤｓ、メモリセルＭ４はダ
ミーセルＤ４で夫々相殺する。
また、メモリセルＭ１の選択（Ｗ Ｌ ＋をｒｔ Ｌ
ＩＩ→ｒＬ Ｈ１１に）した時に、ダミーセルＤ３を選
択（ＤＷＬ３を“Ｌ”→ｒｒ ＨｐＨに）し、データ線
Ｄ Ｌ ２及びＤＬ、に生じるメモリセルＭＩのカップ
リング容量Ｃ！を、カップリング容量Ｃ＋を有するダミ
ーセルＤ３で相殺（補正）することができる。同様に、
メモリセルＭ２はダミーセルＤ４、メモリセルＭ３はダ
ミーセルＤ１、メモリセルＭ４はダミーセルＤ２で夫々
相殺（補正）することができる。
ＩＩ→ｒＬ Ｈ１１に）した時に、ダミーセルＤ３を選
択（ＤＷＬ３を“Ｌ”→ｒｒ ＨｐＨに）し、データ線
Ｄ Ｌ ２及びＤＬ、に生じるメモリセルＭＩのカップ
リング容量Ｃ！を、カップリング容量Ｃ＋を有するダミ
ーセルＤ３で相殺（補正）することができる。同様に、
メモリセルＭ２はダミーセルＤ４、メモリセルＭ３はダ
ミーセルＤ１、メモリセルＭ４はダミーセルＤ２で夫々
相殺（補正）することができる。
このように、メモリセルＭのカップリング容量Ｃ１又は
Ｃ２を常にダミーセルＤのカップリング容量Ｃ＋又はＣ
２で相殺することができるので、製造工程におけるマス
ク合わせずれを生じても、情報判定動作におけるノイズ
マージンを充分に確保することができる。したがって、
情報判定動作における誤動作を防止し、Ｉ）ＲＡＭの電
気的（ｉ頼性を向」二することができる。
Ｃ２を常にダミーセルＤのカップリング容量Ｃ＋又はＣ
２で相殺することができるので、製造工程におけるマス
ク合わせずれを生じても、情報判定動作におけるノイズ
マージンを充分に確保することができる。したがって、
情報判定動作における誤動作を防止し、Ｉ）ＲＡＭの電
気的（ｉ頼性を向」二することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、メモリセルの情報蓄積用容量素子を
ＭＩＳ型容量で構成したＤＲＡＭに適用することができ
る。
ＭＩＳ型容量で構成したＤＲＡＭに適用することができ
る。
本発明は、データ線とワード線とのカップリング容量が
大きく、かつ、カップリング容量相殺用のダミーセルを
用いるＤＲＡＭに広く適用することができる。また、本
発明は、カップリング容量用のダミーセルでなく、情報
判定用基準電位を形成するダミーセルを用いるｒ）ＲＡ
Ｍにも適用することができる。
大きく、かつ、カップリング容量相殺用のダミーセルを
用いるＤＲＡＭに広く適用することができる。また、本
発明は、カップリング容量用のダミーセルでなく、情報
判定用基準電位を形成するダミーセルを用いるｒ）ＲＡ
Ｍにも適用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
メモリセルに中間導電膜を介してデータ線を接続するＤ
ＲＡＭにおいて、前記メモリセルのスイッチ用ＭＩＳＦ
ＥＴのゲート電極と中間導電膜との製造工程におけるマ
スク合わせずれ歌に依存して変動する、前記ゲート電極
と中間導電層との間に形成されるカップリング容量を、
相殺するカップリング容量を有するダミーセルを構成す
ることにより、前記メモリセルのカップリング容量を常
にダミーセルのカップリング容量で相殺することができ
るので、製造工程におけるマスク合わせずわを生じても
、情報判定動作に５１；けるノイズマージンを充分に確
保することができる。
ＲＡＭにおいて、前記メモリセルのスイッチ用ＭＩＳＦ
ＥＴのゲート電極と中間導電膜との製造工程におけるマ
スク合わせずれ歌に依存して変動する、前記ゲート電極
と中間導電層との間に形成されるカップリング容量を、
相殺するカップリング容量を有するダミーセルを構成す
ることにより、前記メモリセルのカップリング容量を常
にダミーセルのカップリング容量で相殺することができ
るので、製造工程におけるマスク合わせずわを生じても
、情報判定動作に５１；けるノイズマージンを充分に確
保することができる。
第１図は、本発明の一実施例であるＩ） ＲＡ Ｍのメ
モリセルアレイの等価回路図、 第２図は、第１図に示すメモリセルアレイの要部平面図
、 第３図は、第２図のｍ ｍ −ｍ ｍ及びｍｄ−ｍｄで
切った断面図、 第４図は、前記メモリセルアレイの所定の製造工程にお
けるの要部平面図である。 図中、ＳＡ・・・センスアンプ、ＤＬ、１５・・・デー
タ線、ＷＬ、ＤＷＬ、５Ａ・・・ワード線、Ｍ・・・メ
モリセル、Ｄ・・・ダミーセル、Ｑ・・・ＭＩＳＦＥＴ
、Ｃ・・・情報蓄積用容量素子、０１〜Ｃ４・・・カッ
プリング容量、５・・・ゲート電極、７，９・・・半導
体領域、１０Ａ、１２・・・電極、ＩＯＢ・・・中間導
電層、１１・・・誘電体膜である。
モリセルアレイの等価回路図、 第２図は、第１図に示すメモリセルアレイの要部平面図
、 第３図は、第２図のｍ ｍ −ｍ ｍ及びｍｄ−ｍｄで
切った断面図、 第４図は、前記メモリセルアレイの所定の製造工程にお
けるの要部平面図である。 図中、ＳＡ・・・センスアンプ、ＤＬ、１５・・・デー
タ線、ＷＬ、ＤＷＬ、５Ａ・・・ワード線、Ｍ・・・メ
モリセル、Ｄ・・・ダミーセル、Ｑ・・・ＭＩＳＦＥＴ
、Ｃ・・・情報蓄積用容量素子、０１〜Ｃ４・・・カッ
プリング容量、５・・・ゲート電極、７，９・・・半導
体領域、１０Ａ、１２・・・電極、ＩＯＢ・・・中間導
電層、１１・・・誘電体膜である。
Claims (1)
- 【特許請求の範囲】 １、情報蓄積用容量素子とスイッチ用ＭＩＳＦＥＴとの
直列回路でメモリセルを構成し、前記スイッチ用ＭＩＳ
ＦＥＴの一方の半導体領域に、中間導電膜を介してデー
タ線が接続されるＤＲＡＭを備えた半導体集積回路装置
において、前記メモリセルのスイッチ用ＭＩＳＦＥＴの
ゲート電極と中間導電膜との製造工程におけるマスク合
わせずれ量に依存して変動する、前記ゲート電極と中間
導電膜との間に形成されるカップリング容量を、相殺す
るカップリング容量を有するダミーセルを構成したこと
を特徴とする半導体集積回路装置。 ２、前記ダミーセルは、ＭＩＳＦＥＴで構成され、該Ｍ
ＩＳＦＥＴの一方の半導体領域には、中間導電膜を介し
てデータ線が接続されていることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置。 ３、前記データ線は、センスアンプから２本のデータ線
が同一方向に延在するフォールデットビットライン方式
で構成されていることを特徴とする特許請求の範囲第１
項又は第２項に記載の半導体集積回路装置。 ４、前記一方のデータ線には、カップリング容量が異な
る２種類のメモリセルが構成され、該データ線又は他方
のデータ線には、前記メモリセルのカップリング容量を
夫々別々に相殺する２つのダミーセルが構成されている
ことを特徴とする特許請求の範囲第１項乃至第３項に記
載の夫々の半導体集積回路装置。 ５、前記メモリセルのスイッチ用ＭＩＳＦＥＴの他方の
半導体領域には、それに接続されかつ前記中間導電膜と
同一導電層で形成される第１電極と、該第１電極の上部
に誘電体膜を介在させて形成される固定電位が印加され
た第２電極とからなる情報蓄積用容量素子が構成されて
いることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249641A JPS63104465A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249641A JPS63104465A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104465A true JPS63104465A (ja) | 1988-05-09 |
Family
ID=17196042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249641A Pending JPS63104465A (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184948A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ |
| JPH0282575A (ja) * | 1988-09-19 | 1990-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1986
- 1986-10-22 JP JP61249641A patent/JPS63104465A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184948A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ |
| JPH0282575A (ja) * | 1988-09-19 | 1990-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
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